ศูนย์นักพัฒนา Intel® Max® 10 FPGA

ศูนย์นักพัฒนาFPGAจะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบIntel® FPGAของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

ศูนย์นักพัฒนาIntel® Agilex™ FPGA ศูนย์นักพัฒนา Intel® Stratix® 10 ศูนย์นักพัฒนา Intel® Arria® 10 ® ศูนย์นักพัฒนา Intel Cyclone 10 ศูนย์นักพัฒนา Intel® Max® 10

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ตารางข้อมูลอุปกรณ์FPGA Intel® MAX® 10

คู่มือผู้ใช้ Intel MAX 10 Clocking และ PLL

คู่มือผู้ใช้ตัวแปลงอนาล็อกเป็นดิจิทัล Intel MAX 10

ภาพรวมอุปกรณ์ FPGA Intel MAX 10

คู่มือผู้ใช้ I/O อเนกประสงค์ Intel MAX 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel MAX 10 รายการ

คู่มือผู้ใช้การกําหนดค่า Intel MAX 10 FPGA

คู่มือผู้ใช้ Intel MAX 10 Power Management

คู่มือผู้ใช้หน่วยความจําแบบฝัง Intel MAX 10

สถาปัตยกรรมอุปกรณ์ Intel MAX 10 FPGA

คู่มือผู้ใช้การทดสอบ Boundary-Scan Intel MAX 10 JTAG

คู่มือผู้ใช้หน่วยความจําแฟลชผู้ใช้ Intel MAX 10

แนวทางการออกแบบการตรวจสอบความถูกต้องของสัญญาณFPGA Intel MAX 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel MAX 10 FPGA

แนวทางการออกแบบFPGA Intel MAX 10

การตรวจสอบแผนผังIntel MAX 10 FPGA

คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนานIntel FPGA

คู่มือผู้ใช้ Intel FPGAs Remote Update IP Core

286: การปรับใช้ไดรเวอร์ LED ในซีรีส์ intel FPGAs MAX

AN 773: การออกแบบอ้างอิงไดรฟ์บนชิปสําหรับอุปกรณ์ Intel MAX 10

AN 100: แนวทางความสามารถในการโปรแกรมในระบบ

AN 265: การใช้ Intel FPGAs MAX Series เป็นตัวขยาย Microcontroller I/O

AN 294: Crosspoint Switch Matrices ในซีรีส์ intel FPGAs MAX

AN 425: การใช้โซลูชัน Command-Line Jam STAPL สําหรับการเขียนโปรแกรมอุปกรณ์

447: การอนุมานอุปกรณ์Intel FPGAด้วยระบบ 3.3/3.0/2.5 V LVTTL/LVCMOS I/O

486: SPI ไปยัง I2C โดยใช้ซีรีส์FPGAs MAX Intel

AN 488: Stepper Controller Controller ที่ใช้ Intel FPGAs MAX Series

AN 490: Intel FPGAs MAX Series เป็น Voltage Level Shifters

AN 491: Power Sequence Auto Start Using Intel FPGAs MAX Series

AN 492: อินเทอร์เฟซ CF+ ที่ใช้ซีรีส์FPGAs MAX Intel

AN 493: อินเทอร์เฟซเกจแบตเตอรี่ I2C ที่ใช้ซีรีส์FPGAs MAX Intel

494: การขยายพิน GPIO โดยใช้อินเทอร์เฟซบัส I2C ในซีรีส์ intel FPGAs MAX

AN 495: คอนโทรลเลอร์ IDE/ATA ที่ใช้ซีรีส์FPGAs MAX Intel

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

AN 498: การกะพริบของ LED โดยใช้การจัดลําดับพลังงานในซีรีส์ intel FPGAs MAX

AN 500: อินเทอร์เฟซหน่วยความจําแฟลช NAND พร้อมซีรีส์FPGAs MAX Intel

AN 501: การมอดูเลตความกว้างของพัลส์โดยใช้ซีรีส์FPGAs MAXของ Intel

AN 502: การปรับใช้คอนโทรลเลอร์ SMBus ในซีรีส์FPGAs MAX Intel

AN 509: การกล้ําอุปกรณ์ SDIO ด้วย Intel FPGAs MAX Series

522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ

630: ISP แบบเรียลไทม์และ ISP Clamp สําหรับซีรีส์FPGAs MAX Intel

631: การเปลี่ยน Serial EEPROMs ด้วยหน่วยความจําแฟลชผู้ใช้ในซีรีส์ intel FPGAs MAX

741: การอัปเกรดระบบระยะไกลสําหรับอุปกรณ์FPGA Intel MAX 10 เครื่องผ่าน UART ด้วยโปรเซสเซอร์ Nios® II

AN 752: แนวทางสําหรับการจัดการแพ็คเกจการปรับขยายระดับชิป Intel FPGAsเวเฟอร์ (WLCSP)

AN 370: การใช้ตัวโหลดแฟลชซีเรียลIntel FPGAกับซอฟต์แวร์ Intel® Quartus® Prime
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Intel MAX 10 FPGA ใน Design Store
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การรวมตัวแปลงอะนาล็อกเป็นดิจิทัลในอุปกรณ์ Intel MAX 10

ข้อมูลเบื้องต้นเกี่ยวกับการแปลงอะนาล็อกเป็นดิจิทัลในอุปกรณ์ Intel MAX 10

บทนําสู่การอัปเกรดระบบระยะไกลในอุปกรณ์ Intel MAX 10

การอัปเกรดระบบระยะไกลในอุปกรณ์ Intel MAX 10: ขั้นตอนการออกแบบและการสาธิต

การใช้ชุดเครื่องมือ ADC ในอุปกรณ์ Intel MAX 10

การใช้หน่วยความจําแฟลชผู้ใช้ Intel MAX 10 กับโปรเซสเซอร์ Nios II

การใช้หน่วยความจําแฟลชผู้ใช้ Intel MAX 10

วิดีโอ Intel MAX 10 FPGA
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา

คู่มือผู้ใช้ชุดพัฒนาFPGA Intel MAX 10

คู่มือผู้ใช้ชุดการประเมินผล Intel MAX 10 FPGA 10M50

คู่มือผู้ใช้ชุดการประเมินFPGA Intel MAX 10 (10M08S, 144-EQFP)
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

Intel MAX 10 I2C ไปยัง RSU

ตัวอย่างการอ่าน IP แฟลชบนชิป Intel MAX 10
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์ Intel FPGA Jam STAPL
ดูทั้งหมด แสดงน้อยลง

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Intel MAX 10

คู่มืออินเทอร์เฟซหน่วยความจําภายนอก
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
อี เธอร์เน็ต

คู่มือผู้ใช้ INTEL FPGA Triple-Speed Ethernet IP Core

หมายเหตุรีลีสIntel FPGA IP

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
DSP

คู่มือผู้ใช้ LDPC IP Core

คู่มือผู้ใช้ ALTERA_CORDIC IP Core

คู่มือผู้ใช้ BCH IP Core

คู่มือผู้ใช้ FFT IP Core

คู่มือผู้ใช้ FIR II IP Core

คู่มือผู้ใช้ Viterbi IP Core

คู่มือผู้ใช้คอร์ Turbo IP

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้ Reed-Solomon II IP Core

คู่มือผู้ใช้ NCO IP Core

คู่มือผู้ใช้คอร์ตัวสร้างหมายเลขแบบสุ่ม IP
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้อุปกรณ์ต่อพ่วงแบบฝัง
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

เวอร์ชัน

DDR3 SDRAM พร้อม Board Test System Console

16.0

การออกแบบ Intel MAX 10 DDR3 พร้อมคุณสมบัติการดีบัก

16.0

การออกแบบ Intel MAX 10 LPDDR2 พร้อมคุณสมบัติการดีบัก

15.1.2
ดูทั้งหมด แสดงน้อยลง

หมายเหตุรีลีส

หมายเหตุรีลีสIntel FPGA IP
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

คู่มือสําหรับตัวประมาณค่าข้อมูลจําเพาะอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

แนวทางการออกแบบ Intel MAX 10 External Memory Interface (EMIF)

การใช้งานและดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel MAX 10 (ส่วนที่ 1)

การใช้งานและการดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel MAX 10 (ส่วนที่ 2)
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

ตัวอย่างการออกแบบ - Intel MAX 10 DDR3 300 MHz UniPHY Half Rate x24
ดูทั้งหมด แสดงน้อยลง

3. การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์

คู่มือผู้ใช้ Platform Designer

DSP Builder for Intel FPGAs

แนวทางการออกแบบFPGA Intel MAX 10
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ส่วนการออกแบบที่อ้างอิง BluePrint 1

ส่วนการออกแบบที่อ้างอิง BluePrint 2
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายพร้อมพิมพ์เขียว

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2

AERP - แหล่งข้อมูล Intel FPGAs EMIF (อินเทอร์เฟซหน่วยความจําภายนอก) และเครื่องมือวางแผนพิน

จัดการอุปกรณ์ I/O ด้วยเครื่องมือ Pin Planner ในซอฟต์แวร์ Quartus II
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

เครื่องมือวางแผนพินและทรัพยากร Intel FPGAs EMIF
ดูทั้งหมด แสดงน้อยลง

4. รายการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel Quartus Prime Pro Edition นําเสนอตัวสังเคราะห์ที่สุกแล้วที่ช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด หากคุณยังใหม่ในภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มาพร้อมเทมเพลต Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้เทมเพลตเหล่านี้ โปรดดูที่ "การใช้เทมเพลต HDL ที่ให้มา" ใน คู่มือ Intel Quartus Prime Pro

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือคู่มือ Intel Quartus Prime Standard Edition เล่มที่ 1 การออกแบบและการสังเคราะห์

Cookbook การสังเคราะห์ขั้นสูง

การประยุกต์ใช้ประโยชน์ของเครือข่ายบนสถาปัตยกรรมชิปเพื่อFPGAการออกแบบระบบ
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบบทช่วยสอน Platform Designer Pro สําหรับFPGA Intel® Arria® 10

ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer สําหรับIntel Arria 10 FPGA

ตัวอย่างการออกแบบบทช่วยสอนผู้ออกแบบแพลตฟอร์ม

ตัวอย่าง VHDL

ตัวอย่าง Verilog

ตัวอย่างการออกแบบ Quartus
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus Prime: บทแนะนํา

ข้อมูลเบื้องต้นเกี่ยวกับ Verilog HDL

ข้อมูลพื้นฐานเกี่ยวกับ Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog พร้อมซอฟต์แวร์ Quartus II

บทนําเกี่ยวกับ VHDL

ข้อมูลพื้นฐานเกี่ยวกับ VHDL

เทคนิคการออกแบบ VHDL ขั้นสูง

ข้อมูลเบื้องต้นเกี่ยวกับ Platform Designer

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Intel Quartus Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: เริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus Prime

แนวทางการออกแบบความเร็วสูงที่ดี
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ศูนย์การดาวน์โหลดสําหรับซอฟต์แวร์ Intel Quartus Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5. การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือคู่มือ Intel Quartus Prime Standard Edition ฉบับที่ 3: การตรวจสอบ

การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim-Intel FPGA Edition

การจําลองโมเดล a8237 ด้วยซอฟต์แวร์ Visual IP

คู่มือผู้ใช้ชุด IP การตรวจสอบAvalon®

คู่มือผู้ใช้ Mentor Verification IP Intel FPGAs Edition AMBA* AXI3 และ AXI4

การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์Intel FPGA

ModelSim - การจําลองและการดีบักชั้นนํา

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

811: การใช้ Avery BFM สําหรับการจําลอง PCI Express Gen3x16 บนอุปกรณ์ Intel® Stratix® 10

AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios II

AN 508: แนวทางการออกแบบเสียงรบกวนสวิตช์พร้อมกัน (SSN) Cyclone III

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์ Intel FPGAs ด้วยรุ่น IBIS

การจําลองการออกแบบIntel FPGA
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบชุด IP การตรวจสอบAvalon

ตัวอย่างการออกแบบชุด IP การตรวจสอบAvalonใน Intel Arria 10

ตัวอย่างการออกแบบการจําลอง/การคอมไพล์อินสแตนซ์ SDI II Quad อัตราสามเท่า

การจําลอง ASMI Block ในการออกแบบของคุณสําหรับอุปกรณ์ Intel Arria 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: ส่วนประกอบและการจําลองระบบ

การสาธิตซอฟต์แวร์การออกแบบออนไลน์

ชุดการตรวจสอบAvalon

การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10

ภาพรวมซอฟต์แวร์ ModelSim* ของ Mentor Graphic

การสร้าง Testbench ด้วยเครื่องมือการจําลอง Intel FPGAs-ModelSim

การจําลอง SoC HPS DDR3 Core

วิธีการตั้งค่าการจําลอง RTL ใน Quartus, Qsys และโปรแกรมจําลองของบุคคลที่สาม

การจําลอง Ping Pong PHY DDR3
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง

คําแนะนําการจําลอง Intel Arria 10 EMIF

คู่มือการจําลอง DDR4

ตัวอย่าง Chaining DMA Testbench ที่เรียบง่ายกว่า
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

เครื่องมือพัฒนาIntel FPGA

ซอฟต์แวร์Intel Quartus
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์

คู่มือ Intel Quartus Prime Standard Edition เล่ม 2 การใช้งานและการเพิ่มประสิทธิภาพการออกแบบ

แนวทางการออกแบบFPGA Intel MAX 10

DSP Builder for Intel FPGAs
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

ซอฟต์แวร์ Intel Quartus Prime: รากฐาน (การฝึกอบรมเสมือนจริง / ผู้สอน)

ซอฟต์แวร์ Quartus Prime: รากฐาน (Standard Edition) (การฝึกอบรมออนไลน์)
ดูทั้งหมด แสดงน้อยลง

7. การวิเคราะห์เวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ภาพรวมการวิเคราะห์เวลา

คู่มืออ้างอิงสคริปต์ Quartus II

คู่มืออ้างอิง SDC และ TimeQuest API

Intel Quartus Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจการกําหนดเวลาเอาต์พุต I/O สําหรับอุปกรณ์FPGAs Intel

AN 471: การวิเคราะห์ PLL FPGAประสิทธิภาพสูงพร้อม TimeQuest

AN 433: ข้อจํากัดและการวิเคราะห์อินเทอร์เฟซซิงโครนัสแหล่งที่มา

775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบตัววิเคราะห์เวลา
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

เริ่มต้นใช้งานตัววิเคราะห์เวลา TimeQuest

ตัววิเคราะห์เวลา: บทนําสู่การวิเคราะห์เวลา

การวิเคราะห์เวลาขั้นสูงพร้อม TimeQuest

ตัววิเคราะห์เวลา: การผนวกรวม Quartus Prime & การรายงาน

ตัววิเคราะห์เวลา: ข้อจํากัด SDC ที่จําเป็น

ตัววิเคราะห์เวลา: GUI ตัววิเคราะห์เวลา

ซีรีส์การออกแบบซอฟต์แวร์ Intel Quartus Prime: การวิเคราะห์เวลาด้วยตัววิเคราะห์เวลา
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

อินเทอร์เฟซซิงโครนัสแหล่งที่มาระหว่าง Intel FPGAs

การวิเคราะห์แหล่งข้อมูลซิงโครนัสกับ TimeQuest

อินพุต Edge Aligned Source Synch ที่มีข้อจํากัดใน TimeQuest

อินเทอร์เฟซอินพุตซิงโครนัสของศูนย์ที่มีข้อจํากัดใน TimeQuest

คู่มือผู้ใช้ TimeQuest

การกําหนดเวลา DDR ด้วย TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้ IP Core Intel FPGAs Virtual JTAG (Intel FPGAs_virtual_jtag)

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักซอฟต์แวร์ที่ปรับได้FPGAและการวิเคราะห์ประสิทธิภาพ

System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ

AN 446: การดีบักระบบNios IIด้วย SignalTap II Logic Analyzer

AN 799: การดีบักการออกแบบIntel Arria 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC FPGAs Intel

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

Intel Arria 10 DDR3 x40 พร้อมชุดเครื่องมือดีบัก EMIF

การดีบักระบบNios IIด้วย SignalTap II Embedded Logic Analyzer บนระบบเอ็มเบ็ดเด็ด Cyclone III

การดีบักระบบNios IIด้วย SignalTap II Embedded Logic Analyzer บนระบบเอ็มเบ็ดเด็ด Nios II-Cyclone III Edition

การดีบักระบบNios IIด้วย SignalTap II Embedded Logic Analyzer บน Stratix IV

ตัวอย่างการออกแบบการดีบักกับคอนโซลระบบผ่าน TCP/IP (SCTCP)

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

การออกแบบ Intel MAX 10 DDR3 พร้อมคุณสมบัติการดีบัก

การออกแบบ Intel MAX 10 LPDDR2 พร้อมคุณสมบัติการดีบัก

ดีบักสถานะ PCIe In-Simulation สําหรับอินเทอร์เฟซ PIPE

ดีบักระบบระยะไกล

การดีบักคอนโซลระบบ
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักและการสื่อสารกับFPGAโดยใช้ฟังก์ชันเสมือน JTAG

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus

เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG

Quartus In Systems Sources และ Probes Debug Flow

การดีบัก U-Boot Console และ FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ

ดีบักเซ็นเซอร์อุณหภูมิ Intel Arria 10

การใช้โปรเซสเซอร์ Soft Nios เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10

วิธีการดีบักปัญหาการซิงโครไนส์ลิงก์ Intel FPGAs Triple Speed Ethernet

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Intel FPGAs Quartus II

ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่าFPGAs Intel

ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*

ลูปเปเปอร์ตัวรับส่งสัญญาณFPGAs Intel พร้อมแหล่งข้อมูลและหัววัดในระบบ

เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้Nios
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

แอพดีบัก

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

บอร์ดและชุดพัฒนา

รายการตรวจสอบดีบัก DisplayPort MegaCore

คอนโซลระบบ

รายการตรวจสอบการดีบัก Ethernet 10G MAC ความหน่วงแฝงต่ํา

รายการตรวจสอบดีบัก SDI II MegaCore

รายการตรวจสอบการดีบัก Ethernet MAC 10Gbps

GUI ดีบัก Intel Arria 10 EMIF

Intel Arria 10 การดีบักหลาย EMIF
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์การเขียนโปรแกรมFPGAs Intel

ซอฟต์แวร์ Intel FPGA Jam STAPL

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์

ซอฟต์แวร์ MAX+PLUS II

ซอฟต์แวร์ Intel FPGAsรุ่นเก่า

โปรแกรมเมอร์แบบสแตนด์อโลนสําหรับซอฟต์แวร์ Intel Quartus Prime

ซอฟต์แวร์สําหรับโปรแกรมเมอร์ Intel FPGAsแบบสแตนด์อโลน

ซอฟต์แวร์ Intel Quartus Prime
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้