ศูนย์นักพัฒนา MAX® 10 FPGA

FPGA Developer Center ได้รับการจัดระเบียบตามขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อทําให้การออกแบบ FPGA ของคุณสมบูรณ์แบบ ขั้นตอนการออกแบบแต่ละขั้นตอนมีรายละเอียดในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณเลือกและย้ายระหว่างอุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ตารางข้อมูลอุปกรณ์ MAX® 10 FPGA

คู่มือผู้ใช้ MAX® 10 Clocking และ PLL

คู่มือผู้ใช้ตัวแปลงสัญญาณแอนะล็อก MAX® 10 เป็นดิจิตอล

ภาพรวมอุปกรณ์ MAX® 10 FPGA

คู่มือผู้ใช้ I/O เพื่อการใช้งานทั่วไป MAX® 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง MAX® 10

คู่มือผู้ใช้การกําหนดค่า MAX® 10 FPGA

คู่มือผู้ใช้การจัดการพลังงาน MAX® 10

คู่มือผู้ใช้หน่วยความจําแบบฝัง MAX® 10

สถาปัตยกรรมอุปกรณ์ MAX® 10 FPGA

คู่มือผู้ใช้หน่วยความจําแฟลชผู้ใช้ MAX® 10

แนวทางการออกแบบความสมบูรณ์ของสัญญาณ MAX® 10 FPGA

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ MAX® 10 FPGA

แนวทางการออกแบบ FPGA MAX® 10

คู่มือผู้ใช้คอร์ IP FPGA Parallel Flash Loader

คู่มือผู้ใช้ FPGAs Remote Update IP Core

AN 286: การปรับใช้ไดรเวอร์ LED ในซีรีส์ MAX® Altera

AN 773: การออกแบบอ้างอิง Drive-On-Chip สําหรับอุปกรณ์ MAX® 10

AN 100: แนวทางความสามารถในการตั้งโปรแกรมในระบบ

AN 265: การใช้ Altera ซีรีส์ MAX® เป็นตัวขยาย Microcontroller I/O

AN 294: เมทริกซ์สวิตช์แบบ Crosspoint ในซีรีส์ Altera MAX®

AN 425: การใช้โซลูชัน Jam STAPL บรรทัดคําสั่งสําหรับการเขียนโปรแกรมอุปกรณ์

AN 447: การเชื่อมต่ออุปกรณ์ FPGA กับระบบ LVTTL/LVCMOS I/O 3.3/3.0/2.5 V

AN 486: SPI ถึง I2C การใช้ Altera MAX® ซีรีส์

AN 488: คอนโทรลเลอร์ Stepper Motor ที่ใช้ Altera MAX® ซีรีส์

AN 490: Altera ซีรีส์ MAX® เป็น Shifter ระดับแรงดันไฟฟ้า

AN 491: ลําดับพลังงานอัตโนมัติเริ่มใช้ Altera ซีรีส์ MAX®

AN 492: อินเทอร์เฟซ CF+ โดยใช้ Altera MAX® Series

AN 493: อินเทอร์เฟซเครื่องวัดแบตเตอรี่ I2C โดยใช้ MAX®ซีรี่ส์ Altera

AN 494: การขยายพิน GPIO โดยใช้อินเทอร์เฟซบัส I2C ในซีรีส์ MAX® Altera

AN 495: คอนโทรลเลอร์ IDE/ATA โดยใช้คอนโทรลเลอร์ Altera MAX® ซีรีส์

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

AN 498: ไฟ LED กะพริบโดยใช้การจัดลําดับพลังงานในซีรีส์ MAX® Altera

AN 500: อินเทอร์เฟซหน่วยความจําแฟลช NAND พร้อม Altera MAX® ซีรีส์

AN 501: การแปลงสัญญาณความกว้างพัลส์โดยใช้ Altera ซีรีส์ MAX®

AN 502: การปรับใช้ตัวควบคุม SMBus ใน MAX®ซีรีส์ Altera

AN 509: อุปกรณ์ SDIO มัลติเพล็กซ์โดยใช้ Altera MAX® ซีรีส์

AN 522: การปรับใช้อินเตอร์เฟซ Bus LVDS ในตระกูลอุปกรณ์ FPGA ที่รองรับ

AN 630: ISP แบบเรียลไทม์และ ISP Clamp สําหรับซีรีส์ MAX® FPGAs

AN 631: การเปลี่ยน Serial EEPROMs ด้วยหน่วยความจําแฟลชของผู้ใช้ใน FPGAs ซีรีส์ MAX®

AN 741: การอัปเกรดระบบระยะไกลสําหรับอุปกรณ์ MAX® 10 FPGA ผ่าน UART ด้วยโปรเซสเซอร์ Nios® II

AN 752: แนวทางการจัดการ Altera แพ็คเกจปรับขนาดชิประดับแผ่นเวเฟอร์ (WLCSP)

AN 370: การใช้ FPGA Serial Flash Loader กับซอฟต์แวร์ Quartus® Prime
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ MAX® 10 FPGA บน Design Store
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การผสานรวมตัวแปลงอะนาล็อกเป็นดิจิทัลในอุปกรณ์ MAX® 10

ข้อมูลเบื้องต้นเกี่ยวกับการแปลงอะนาล็อกเป็นดิจิทัลในอุปกรณ์ MAX® 10

การอัปเกรดระบบระยะไกลในอุปกรณ์ MAX® 10

การใช้ชุดเครื่องมือ ADC ในอุปกรณ์ MAX® 10

การใช้หน่วยความจําแฟลชผู้ใช้ MAX® 10 กับโปรเซสเซอร์ Nios® II

การใช้หน่วยความจําแฟลชผู้ใช้ MAX® 10

วิดีโอ MAX® 10 FPGA
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา

คู่มือผู้ใช้ MAX® 10 FPGA Development Kit

คู่มือผู้ใช้ชุดการประเมินผล MAX® 10 FPGA 10M50

คู่มือผู้ใช้ชุดการประเมินผล MAX® 10 FPGA (10M08S, 144-EQFP)
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

ตัวอย่างการดําเนินการอ่าน IP แฟลชบนชิป MAX® 10
ดูทั้งหมด แสดงน้อยลง

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก MAX® 10

ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
อีเธอร์เน็ต

คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า FPGA
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
DSP

คู่มือผู้ใช้คอร์ IP LDPC

คู่มือผู้ใช้ ALTERA_CORDIC IP Core

คู่มือผู้ใช้คอร์ IP BCH

คู่มือผู้ใช้คอร์ IP FFT

คู่มือผู้ใช้คอร์ IP FIR II

คู่มือผู้ใช้คอร์ IP Viterbi

คู่มือผู้ใช้คอร์ IP เทอร์โบ

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้คอร์ IP Reed-Solomon II

คู่มือผู้ใช้คอร์ IP NCO

คู่มือผู้ใช้คอร์ IP ตัวสร้างตัวเลขแบบสุ่ม
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้ IP อุปกรณ์ต่อพ่วงในตัว
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

เวอร์ชัน

DDR3 SDRAM พร้อมด้วยคอนโซล Board Test System

16.0

การออกแบบ MAX® 10 DDR3 พร้อมคุณสมบัติการดีบัก

16.0
ดูทั้งหมด แสดงน้อยลง

เอกสารการเผยแพร่

เอกสารการเผยแพร่ IP
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

คู่มือสําหรับเครื่องประมาณค่า Spec Estimator ใหม่ของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF)
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

ตัวอย่างการออกแบบ - MAX® 10 DDR3 300 MHz UniPHY Half Rate x24
ดูทั้งหมด แสดงน้อยลง

3.การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์

คู่มือผู้ใช้ Platform Designer

DSP Builder สําหรับ FPGAs

แนวทางการออกแบบ FPGA MAX® 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยพิมพ์เขียว
ดูทั้งหมด แสดงน้อยลง

4.รายการการออกแบบ

เอกสาร

ซอฟต์แวร์ Quartus® Prime Pro Edition นําเสนอการสังเคราะห์ที่สมบูรณ์ซึ่งช่วยให้คุณสามารถป้อนการออกแบบของคุณด้วยความยืดหยุ่นสูงสุด ถ้าคุณเพิ่งเริ่มใช้ภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

ซอฟต์แวร์ Quartus® Prime Pro Edition มีแม่แบบ Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้แม่แบบเหล่านี้ โปรดดูที่ส่วน "การใช้แม่แบบ HDL ที่ให้มา" ของคู่มือ Quartus® Prime Pro

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือ Quartus® Prime Standard Edition ฉบับที่ 1 การออกแบบและการสังเคราะห์

Cookbook การสังเคราะห์ขั้นสูง

การใช้คุณประโยชน์ของเครือข่ายบนสถาปัตยกรรมของชิปสําหรับการออกแบบระบบ FPGA
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบการสอน Platform Designer

ตัวอย่างการออกแบบ Quartus®
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus® Prime: บทนํา

บทนําสําหรับ Verilog HDL

พื้นฐาน Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog ด้วยซอฟต์แวร์ Quartus II

ข้อมูลเบื้องต้นเกี่ยวกับ VHDL

บทนําสําหรับนักออกแบบแพลตฟอร์ม

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Quartus® Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: การเริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus® Prime
ดูทั้งหมด แสดงน้อยลง

ดาวน์โหลดซอฟต์แวร์

ศูนย์ดาวน์โหลดสําหรับซอฟต์แวร์ Quartus® Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5.การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้ Quartus® Prime Standard Edition: การจําลองของบุคคลที่สาม

การจําลองอย่างเร็วเริ่มสําหรับ ModelSim-Intel FPGA Edition

การจําลองโมเดล a8237 ด้วยซอฟต์แวร์ Visual IP

คู่มือผู้ใช้ Avalon® Verification IP Suite

การติดตั้งและสิทธิ์การใช้งานซอฟต์แวร์ Altera® FPGA

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

AN 720: จําลองบล็อก ASMI ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์ FPGAs ด้วยรุ่น IBIS

การจําลองการออกแบบ FPGA
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Avalon Verification IP Suite
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การจําลองส่วนประกอบและระบบ

ชุดตรวจสอบ Avalon
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง
ดูทั้งหมด แสดงน้อยลง

ดาวน์โหลดซอฟต์แวร์

เครื่องมือพัฒนา FPGA

ซอฟต์แวร์ Quartus®
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์
คู่มือผู้ใช้ซอฟต์แวร์ Quartus® Prime Pro และซอฟต์แวร์มาตรฐาน
ซีแอลดีและ FPGAs MAX®
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

ซอฟต์แวร์ Quartus® Prime: รากฐาน (การฝึกอบรมโดยผู้สอน / การฝึกอบรมเสมือนจริง)

ซอฟต์แวร์ Quartus® Prime: รากฐาน (Standard Edition) (การฝึกอบรมออนไลน์)
ดูทั้งหมด แสดงน้อยลง

7.การวิเคราะห์การกําหนดเวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ภาพรวมการวิเคราะห์การกําหนดเวลา

คู่มืออ้างอิงการเขียนสคริปต์ Quartus® II

คู่มืออ้างอิง SDC และ TimeQuest API

Quartus® Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจเกี่ยวกับเวลาเอาต์พุต I/O สําหรับอุปกรณ์ FPGAs

AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม TimeQuest

AN 433: การจํากัดและการวิเคราะห์อินเทอร์เฟซแหล่งการซิงโครไนซ์

AN 775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Timing Analyzer
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

เริ่มต้นใช้งานด้วย TimeQuest Timing Analyzer
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์การจับเวลา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 2: คอลเล็คชั่น SDC
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดสัญญาณนาฬิกา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro - ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา
การวิเคราะห์การกําหนดเวลา: การบรรยาย
การวิเคราะห์การกําหนดเวลา: ห้องปฏิบัติการในมือ
การปิดเวลา FPGA: การบรรยาย
การปิดเวลา FPGA: ห้องปฏิบัติการลงมือ
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

อินเทอร์เฟซแหล่งการซิงโครไนซ์ระหว่าง FPGAs

การวิเคราะห์แหล่งที่มาแบบซิงโครนัสกับ TimeQuest

จํากัดอินเทอร์เฟซอินพุต Edge Aligned Source Synch ใน TimeQuest

อินเทอร์เฟซอินพุตแบบซิงโครนัสแหล่งที่ปรับให้สอดคล้องของศูนย์ใน TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

การวิเคราะห์และแก้ไขจุดบกพร่องของการออกแบบด้วยคอนโซลระบบ

คู่มือผู้ใช้ FPGAs Virtual JTAG (FPGAs_virtual_jtag) IP Core

การดีบักและการวิเคราะห์ประสิทธิภาพซอฟต์แวร์แบบปรับได้ FPGA

มาโครเซลล์ติดตามระบบให้ประโยชน์ที่สําคัญสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด FPGA USB

คู่มือผู้ใช้ FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

AN 323: การใช้ตัววิเคราะห์ลอจิกแบบฝัง SignalTap II ในระบบ SOPC Builder ไฟล์การออกแบบ

AN 446: การดีบักระบบ Nios® II ด้วยตัววิเคราะห์ลอจิก SignalTap II

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC FPGAs

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบัก Nios® II ซอฟต์แวร์โดยใช้ตัวดีบักเกอร์ Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การแก้ไขจุดบกพร่องด้วยคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบัก และอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus®
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

บอร์ดและชุดพัฒนา

คอนโซลระบบ

Arria® 10 EMIF Debug GUI

Arria® 10 การดีบักหลาย EMIF
ดูทั้งหมด แสดงน้อยลง

ดาวน์โหลดซอฟต์แวร์
ซอฟต์แวร์ Quartus® Prime
ศูนย์สนับสนุน FPGA สิทธิ์การใช้งาน
คําถามและคําตอบเกี่ยวกับการออกใบอนุญาต

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้