ตัวอย่างการออกแบบชุด IP การตรวจสอบAvalon®

author-image

By

รูปภาพที่ 1 การทดสอบการตรวจสอบโดยใช้ชุด IP การตรวจสอบAvalon

Avalon Verification IP Suite มีบัสฟังก์ชันรุ่น (BFM) เพื่อจําลองพฤติกรรมของอินเทอร์เฟซAvalonต่างๆ นอกจากนี้ยังมีจอภาพเพื่อตรวจสอบโปรโตคอลAvalon ชุดอุปกรณ์นี้อํานวยความสะดวกในการตรวจสอบทรัพย์สินทางปัญญา (IP) ที่มีอินเทอร์เฟสAvalon

รูปภาพที่ 1 แสดงแผนภาพบล็อกของการทดสอบการตรวจสอบโดยใช้ชุด IP การตรวจสอบAvalon คุณสร้างระบบทดสอบโดยการเชื่อมต่อส่วนประกอบชุดเข้ากับการออกแบบภายใต้การทดสอบ ในโมดูลการทดสอบ คุณจะควบคุมขั้นตอนการทดสอบโดยการสื่อสารกับส่วนประกอบชุด IP การตรวจสอบAvalonผ่านอินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน (API)

ตัวอย่างการออกแบบนี้แสดงวิธีที่คุณสามารถใช้ชุด IP การตรวจสอบAvalonเพื่อตรวจสอบการออกแบบภายใต้การทดสอบ เนื่องจากนี่เป็นการออกแบบที่ใช้การจําลอง การใช้การออกแบบนี้จึงไม่จําเป็นต้องมีชุดพัฒนาIntel FPGAใด ๆ อย่างไรก็ตาม คุณจําเป็นต้องมีเครื่องมือจําลอง ModelSim* ติดตั้งอยู่บนเครื่องของคุณ

การใช้ตัวอย่างการออกแบบนี้

หากต้องการเรียกใช้งานตัวอย่างนี้ ให้ดาวน์โหลดug_avalon_verification.zipและคลายซิปลงในฮาร์ดไดรฟ์ของคุณ จากนั้นทําตามคําแนะนําในคู่มือผู้ใช้ชุด IP การตรวจสอบAvalon (PDF)

ลิงก์ที่เกี่ยวข้อง

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับข้อมูลจําเพาะอินเทอร์เฟซAvalon ไปที่:

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้