ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก
หน้าการสนับสนุน External Memory Interface (EMIF) จะช่วยให้คุณค้นหาข้อมูลเกี่ยวกับ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 FPGAs เกี่ยวกับวิธีการวางแผน การออกแบบ การปรับใช้ และตรวจสอบอินเทอร์เฟซหน่วยความจําภายนอกของคุณ นอกจากนี้คุณยังจะได้พบกับการดีบัก การฝึกอบรม และสื่อแหล่งข้อมูลอื่นๆ ในหน้านี้
หน้านี้ได้รับการตั้งค่าให้แนะนําคุณเกี่ยวกับกระบวนการออกแบบตั้งแต่ต้นจนจบ
สําหรับแหล่งข้อมูลสนับสนุนเกี่ยวกับ FPGAs อื่นๆ ให้ค้นหาภายในลิงก์ต่อไปนี้: ดัชนีเอกสาร FPGA หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้
เริ่มต้นใช้งาน
1. การเลือกอุปกรณ์
ฉันจะเลือกอุปกรณ์ได้อย่างไร
มีเครื่องมือสองเครื่องมือที่จะช่วยคุณเลือก Intel® FPGA ตามความต้องการของหน่วยความจําของคุณ:
|
ตัวเลือกอุปกรณ์ EMIF |
ตัวประมาณข้อมูลจําเพาะ EMIF |
---|---|---|
คุณสมบัติ |
|
|
การสนับสนุนอุปกรณ์ |
|
|
ทรัพยากร |
||
เครื่องมือ EMIF |
ฉันจะเลือกทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอกได้อย่างไร
หากต้องการเรียนรู้เกี่ยวกับทรัพย์สินทางปัญญา (IP) ของหน่วยความจําต่างๆ ที่มีอยู่ โปรดดู หลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel FPGA |
หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกัน รวมถึงคุณสมบัติคอนโทรลเลอร์สถาปัตยกรรมและหน่วยความจําฮาร์ดสําหรับ Intel Stratix 10 และ Intel Arria 10 FPGAs |
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม |
หลักสูตรนี้ครอบคลุมถึงคุณประโยชน์ของการรวมหน่วยความจําแบนด์วิดธ์สูงไว้ในอุปกรณ์ Intel Stratix 10 MX FPGA คุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM แข็งตัว และวิธีสร้าง IP HBM2 |
อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC |
หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่แข็งตัว และอินเทอร์เฟซ Arm* AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะผู้ใช้ |
หลักสูตรนี้ครอบคลุมคุณสมบัติของ Hard Processor Subsystem (HPS) SDRAM และสถาปัตยกรรม AMBA AXI Bridge |
2. คู่มือผู้ใช้และเอกสาร
อุปกรณ์ Intel Agilex 7
คู่มือผู้ใช้ EMIF IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ
หมายเหตุรีลีส
ไฟล์ Pin-out
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ EMIF IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ
หมายเหตุรีลีส
ไฟล์ Pin-out
อุปกรณ์ Intel Arria 10
คู่มือผู้ใช้ EMIF IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ
หมายเหตุรีลีส
ไฟล์ Pin-out
อุปกรณ์ Intel Cyclone 10
คู่มือผู้ใช้ EMIF IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ
หมายเหตุรีลีส
ไฟล์ Pin-out
Intel FPGA PHY Lite
คู่มือผู้ใช้ Intel FPGA HBM2
3. การสร้าง IP EMIF
ฉันจะค้นหาข้อมูลเกี่ยวกับ IP EMIF ได้ที่ไหน
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดู คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอกต่อไปนี้:
- โปรดดูที่ส่วน "คู่มือผู้ใช้"
ฉันจะสร้าง IP EMIF ได้อย่างไร
สําหรับข้อมูลรายละเอียดเกี่ยวกับพารามิเตอร์ทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนเฉพาะของโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP ต่อไปนี้:
หมายเหตุ: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ 'ฉันจะสร้าง IP ได้อย่างไร' โปรดดูที่ส่วน "คู่มือผู้ใช้" และ "หลักสูตรการฝึกอบรมและวิดีโอ"
ฉันจะทําการจําลองการทํางานได้อย่างไร
สําหรับข้อมูลโดยละเอียดเกี่ยวกับการจําลองทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP:
- ® IP EMIF Intel Agilex 7 FPGA – IP หน่วยความจําจําลอง
- IP หน่วยความจําจําลอง Intel Stratix 10
- IP HBM2 จําลอง Intel Stratix 10 MX
- IP หน่วยความจําจําลอง Intel Arria 10
- IP หน่วยความจําจําลอง Intel Cyclone 10
สําหรับคําแนะนําเกี่ยวกับวิธีสร้างตัวอย่างการออกแบบการจําลอง EMIF และวิธีการรันการจําลองโดยใช้ซอฟต์แวร์การจําลอง ModelSim*-Intel FPGA โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ตัวอย่างการออกแบบ IP EMIF:
- ® Intel Agilex 7 FPGA - การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Stratix 10 สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Arria 10 ที่สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Cyclone 10 การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
สําหรับข้อมูลเกี่ยวกับวิธีตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน "หลักสูตรการฝึกอบรมและวิดีโอ" สําหรับหลักสูตร "การตรวจสอบ IP อินเทอร์เฟซหน่วยความจํา"
ฉันจะค้นหาข้อมูลเกี่ยวกับการจัดวางแหล่งข้อมูลและพิน FPGA ได้ที่ไหน
สําหรับข้อมูลพินอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) EMIF ต่อไปนี้:
สําหรับการจัดวาง I/O ที่ง่ายขึ้น โปรดดู Interface Planner สําหรับเครื่องมือลากและวางที่ใช้งานง่ายที่มีในซอฟต์แวร์ Intel Quartus Prime Pro Edition สําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีใช้ Interface Planner และสิทธิประโยชน์ของวิดีโอต่อไปนี้:
- ตัววางแผนอินเทอร์เฟซสําหรับวิดีโอ EMIF (ส่วนที่ 1)
- ตัววางแผนอินเทอร์เฟซสําหรับวิดีโอ EMIF (ส่วนที่ 2)
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ Interface Planner สําหรับการบ้านของสถานที่ตั้งแหล่งข้อมูล โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยตัววางแผนอินเตอร์เฟซ |
หลักสูตรนี้อธิบายถึงวิธีการปรับใช้แผนผังทรัพยากรการออกแบบโดยใช้ Interface Planner |
แหล่งข้อมูลเพิ่มเติม
Ping Pong PHY คืออะไร
Ping Pong PHY ช่วยให้อินเทอร์เฟซหน่วยความจําสองอินเทอร์เฟซแบ่งปันที่อยู่และบัสคําสั่ง ซึ่งรองรับโปรโตคอล DDR3 และ DDR4 และ Stratix® V, Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับแนวคิดของ Ping Pong PHY ประโยชน์และการวิเคราะห์ผลลัพธ์การจําลอง:
ฉันจะค้นหาข้อมูลเกี่ยวกับ PHYLite ได้ที่ไหน
IP ThePHYLite ช่วยให้คุณสามารถสร้างบล็อก PHY อินเทอร์เฟซหน่วยความจําแบบกําหนดเองสําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs สําหรับข้อมูลโดยละเอียดเกี่ยวกับ PHYLite IP โปรดดูคู่มือผู้ใช้ต่อไปนี้:
สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการกําหนดพินเอาต์สําหรับ PHYLite อย่างถูกต้องตามขนาดกลุ่ม DQ/DQS ที่แตกต่างกัน โปรดดูวิดีโอต่อไปนี้:
- วิดีโอการจัดวางพินกลุ่ม PHYLite (หมายเหตุ: วิดีโอนี้สามารถใช้ได้กับอุปกรณ์ Intel Stratix 10 เครื่อง)
PHYLite IP รองรับมาตรฐาน I/O และค่าการยกเลิกที่แตกต่างกันมากมายบนบัฟเฟอร์อินพุตและเอาต์พุตสําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้เพื่อดูข้อมูลเกี่ยวกับวิธีสร้างบล็อก On-Chip-Termination (OCT) และวิธีเชื่อมโยงกับบัฟเฟอร์ I/O ที่ยกเลิกแล้วใน PHYLite IP:
4. การออกแบบและการจําลองบอร์ด
ฉันจะค้นหาข้อมูลเกี่ยวกับเลย์เอาต์และการออกแบบบอร์ดได้ที่ไหน
สําหรับเค้าโครงบอร์ดและข้อมูลการออกแบบของบอร์ด External Memory Interface (EMIF) โดยละเอียด โปรดดูส่วนเฉพาะของโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) EMIF ต่อไปนี้:
ฉันจะทําการจําลองบอร์ด/แชนเนลได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการวัดการรบกวนระหว่างการเขียนและการอ่าน (ISI) และ Crosstalk, การจัดเรียงคําสั่ง ที่อยู่ พินตัวควบคุมและข้อมูล และข้อจํากัดการวางธนาคาร I/O โปรดดูคําแนะนําต่อไปนี้:
ฉันจะคํานวณ Board Skew และ Channel Loss ได้อย่างไร
มีเครื่องมือสองตัวที่จะช่วยคุณคํานวณการเบ็ดเสร็จของบอร์ดและการสูญเสียช่องสัญญาณ:
|
เครื่องมือพารามิเตอร์ Board Skew |
เครื่องมือคํานวณการสูญเสียช่อง |
---|---|---|
คุณสมบัติ |
|
|
สนับสนุน |
|
|
เครื่อง มือ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน
สําหรับข้อมูลเกี่ยวกับการปิดเวลาอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) EMIF:
5. ดีบัก
ฉันจะดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกของฉันได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการดีบักทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP:
- ® อุปกรณ์ Intel Agilex 7 - การดีบัก EMIF IP
- ® อุปกรณ์ Intel Agilex 7 - เครื่องมือคู่มือดีบักตัวเอง EMIF
- การดีบัก IP Intel Stratix 10 EMIF
- การดีบัก IP Intel Arria 10 EMIF
- การดีบัก IP Intel Cyclone 10 EMIF
เครื่องมือหลักที่ใช้สําหรับการดีบักคือชุดเครื่องมือดีบัก EMIF:
|
ชุดเครื่องมือดีบัก EMIF |
---|---|
คุณสมบัติ |
|
สนับสนุน |
|
เข้า ถึง |
|
ฉันจะใช้ชุดเครื่องมือดีบัก EMIF ได้อย่างไร
สําหรับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการอินเทอร์เฟซหน่วยความจําหลายตัวใน Daisy-chain เพื่อความเข้ากันได้กับชุดเครื่องมือ EMIF Debug โปรดดูคู่มือผู้ใช้ต่อไปนี้:
คุณสมบัติแผนภาพตาอ่าน/เขียน 2-D ที่มีอยู่ในชุดเครื่องมือดีบัก EMIF จะสร้างแผนภาพตาอ่านและเขียนสําหรับแต่ละพินข้อมูล ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับพารามิเตอร์อ้างอิงแรงดันไฟฟ้าที่สําคัญในระหว่างกระบวนการสร้าง IP EMIF และวิธีการใช้คุณสมบัติแผนภาพดวงตา 2 มิติ:
ตัวสร้างการรับส่งข้อมูล 2.0 ช่วยให้คุณทดสอบและดีบักอินเทอร์เฟซหน่วยความจําภายนอกของคุณผ่านทราฟฟิกที่ปรับแต่งได้และรูปแบบการทดสอบ โปรดดูคู่มือและวิดีโอต่อไปนี้สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการใช้คุณสมบัติ Traffic Generator 2.0:
- คู่มือตัวสร้างการรับส่งข้อมูล 2.0
- วิดีโอตัวสร้างการรับส่งข้อมูล 2.0 (เร็วๆ นี้)
คุณสมบัติ Driver Margining ช่วยให้คุณจับภาพข้อมูลระยะขอบการอ่านและการเขียนต่อพินระหว่างการรับส่งข้อมูลในโหมดผู้ใช้ ดูวิดีโอต่อไปนี้เพื่อดูข้อมูลเกี่ยวกับความแตกต่างระหว่างส่วนต่างระหว่างส่วนต่างของไดรเวอร์และการปรับเทียบ และคําแนะนําเกี่ยวกับวิธีการใช้คุณสมบัติ Driver Margining:
สําหรับข้อมูลเกี่ยวกับวิธีดีบักการออกแบบ EMIF โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10 |
หลักสูตรนี้อธิบายวิธีดําเนินการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักแบบ On-Chip วิธีการใช้ตัวสร้างการรับส่งข้อมูล 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายแบบเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปรับประสิทธิภาพคอนโทรลเลอร์ได้ที่ไหน
สําหรับข้อมูลเกี่ยวกับประสิทธิภาพและประสิทธิภาพของคอนโทรลเลอร์ โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (EMIF) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF):
ฉันจะเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF ได้อย่างไร
สําหรับข้อมูลเกี่ยวกับปัญหาปัจจุบันและที่ทราบเกี่ยวกับ IP EMIF โปรดดูฐานความรู้:
6. หลักสูตรและวิดีโอการฝึกอบรม
หลักสูตรการฝึกอบรม
อุปกรณ์ Intel Agilex 7
- ข้อมูลเบื้องต้นเกี่ยวกับอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex® 7
- การรวมอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex® 7
- การตรวจสอบอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex® 7
- การดีบักอินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Agilex® 7
อุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- IP อินเทอร์เฟซหน่วยความจําในตัวในอุปกรณ์ Intel Arria 10 amd Intel Stratix 10
- การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การใช้งาน
วิดีโอ
- DDR4 Ping-Pong Phy (อุปกรณ์ที่รองรับคือ Stratix V, Intel Arria 10 และ Intel Stratix 10)
- ขอแนะนํานักออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2
- ขอแนะนํานักออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2
- วิธีการปรับใช้โต๊ะทํางานในการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกใน Intel Stratix 10 และ Intel Arria 10
- การกําหนดเวลาบอร์ดสําหรับ IP Intel Arria 10 EMIF
- การปรับใช้เกินข้อจํากัดในอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- ตรวจสอบแนวทางการวางผังบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Intel® FPGA โดยอัตโนมัติ
- วิธีสร้างการออกแบบ RLDRAM3 EMIF สําหรับชุดพัฒนา Intel Arria 10 และทดสอบสถานะการสอบเทียบโดยใช้ชุดเครื่องมือ EMIF
- ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- ตัวสร้างการรับส่งข้อมูลตัวอย่าง Intel Arria 10 EMIF
- การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
ยังคงมีคําถามใช่หรือไม่
รายชื่ออุปกรณ์ FPGA และชุดผลิตภัณฑ์ที่ครอบคลุมที่จัดหมวดหมู่ตามขั้นตอนวงจรชีวิตของผลิตภัณฑ์
แนะนําการอ่าน
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดู คู่มือผู้ใช้ EMIF IP ต่อไปนี้:
การฝึกอบรมที่แนะนํา
สําหรับหลักสูตรการฝึกอบรมบนอินเทอร์เฟซหน่วยความจําภายนอก โปรดดูแคตตาล็อกการฝึกอบรมต่อไปนี้:
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้