ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก

ตัวเลือกอุปกรณ์ EMIF

ตัวประมาณข้อมูลจําเพาะ EMIF

คุณสมบัติ

  • กําหนดอินเตอร์เฟซหน่วยความจําที่จําเป็นเพื่อให้ได้แบนด์วิดธ์ที่ต้องการ
  • คํานวณแบนด์วิดท์ตามการกําหนดค่าหน่วยความจําที่เลือก
  • แสดงFPGAs Intel Agilex Intel Stratix 10 และ Intel Arria 10 ทั้งหมดที่รองรับอินเทอร์เฟซหน่วยความจําที่เลือก
  • กําหนดประสิทธิภาพที่ทําได้สําหรับการกําหนดค่าเฉพาะของตระกูลอุปกรณ์ Intel FPGA ที่เลือก
  • แสดงความถี่สูงสุดสําหรับFPGAแต่ละตระกูล เกรดความเร็ว และการกําหนดค่า EMIF ตามตัวเลือกตัวกรอง
  • ค้นหาและเปรียบเทียบประสิทธิภาพของอินเทอร์เฟซหน่วยความจําภายนอกที่รองรับแต่ละอินเทอร์เฟซและการกําหนดค่าสําหรับFPGAsของเรา

การสนับสนุนอุปกรณ์

  • Intel Agilex FPGAs
  • Intel Stratix 10 FPGAs
  • Intel Arria 10 FPGAs
  • FPGAs Intel ทั้งหมด

ทรัพยากร

เครื่องมือ EMIF

ดาวน์โหลดเครื่องมือตัวเลือกอุปกรณ์ EMIF

เปิดหน้าตัวประมาณข้อมูลจําเพาะ EMIF

หลักสูตรการฝึกอบรม

คำ อธิบาย

ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์Intel FPGA

หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกัน รวมถึงคุณสมบัติคอนโทรลเลอร์สถาปัตยกรรมและหน่วยความจําฮาร์ดสําหรับFPGAs Intel Stratix 10 และ Intel Arria 10

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม

หลักสูตรนี้ครอบคลุมถึงคุณประโยชน์ของการรวมหน่วยความจําแบนด์วิดธ์สูงไว้ในอุปกรณ์ Intel Stratix 10 MX FPGA คุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM แข็งตัว และวิธีสร้าง IP HBM2

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC

หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่แข็งตัว และอินเทอร์เฟซ Arm* AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะผู้ใช้

ภาพรวมฮาร์ดแวร์ SoC: Interconnect และหน่วยความจํา

หลักสูตรนี้ครอบคลุมคุณสมบัติของ Hard Processor Subsystem (HPS) SDRAM และสถาปัตยกรรม AMBA AXI Bridge

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

คําอธิบายพารามิเตอร์ EMIF IP

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

การวางแผนพินและแหล่งข้อมูล EMIF

หลักสูตรการฝึกอบรม

คำ อธิบาย

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยตัววางแผนอินเตอร์เฟซ

หลักสูตรนี้อธิบายถึงวิธีการปรับใช้แผนผังทรัพยากรการออกแบบโดยใช้ Interface Planner

Intel Agilex

Intel Stratix 10

Intel Arria 10

Intel Cyclone 10

แนวทางการออกแบบบอร์ด EMIF

เครื่องมือพารามิเตอร์ Board Skew

เครื่องมือคํานวณการสูญเสียช่อง

คุณสมบัติ

  • คํานวณการเบี่ยงเบนของบอร์ดเนื่องจากเทรซ PCB และการออกแบบแบบหลายอันดับ
  • คํานวณการสูญเสียช่องสัญญาณเนื่องจาก Intersymbol Interference (ISI) และ Crosstalk บนคําสั่ง ที่อยู่ การควบคุม และสัญญาณข้อมูล

สนับสนุน

  • FPGAs Intel Arria 10 และ Intel Stratix 10
  • โปรโตคอลหน่วยความจํา DDR
  • ใช้งานร่วมกับซอฟต์แวร์ Mentor Graphics HyperLynx Signal Integrity เท่านั้น

เครื่อง มือ

ชุดเครื่องมือดีบัก EMIF

คุณสมบัติ

  • แสดงกําไรขั้นต้นและหลังการสอบเทียบต่อกลุ่ม DQS และพิน DQS
  • สร้างแผนภาพตาอ่าน/เขียนต่อพิน DQ (แผนภาพดวงตา 2 มิติ)
  • อนุญาตตัวสร้างการรับส่งข้อมูลแบบเรียลไทม์ที่ปรับแต่งได้สําหรับการทดสอบ/ดีบัก (ตัวสร้างการรับส่งข้อมูล 2.0)
  • จับส่วนต่างในการอ่าน/เขียนระหว่างการรับส่งข้อมูลในโหมดผู้ใช้ (Driver Margining)

สนับสนุน

  • เข้ากันได้กับโครงการตัวอย่างการออกแบบ EMIF และการออกแบบ EMIF ที่กําหนดเองซึ่งมีอินเทอร์เฟซหน่วยความจําอย่างน้อยหนึ่งอินเทอร์เฟซ
  • รองรับโปรโตคอลหน่วยความจําทั้งหมด

เข้า ถึง

  • สามารถเข้าถึงได้ผ่านซอฟต์แวร์ Intel Quartus Prime (เครื่องมือ>เครื่องมือดีบักระบบ >ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก)

หลักสูตรการฝึกอบรม

คำ อธิบาย

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10

หลักสูตรนี้อธิบายวิธีดําเนินการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักแบบ On-Chip วิธีการใช้ตัวสร้างการรับส่งข้อมูล 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายแบบเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้