ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก

หน้าการสนับสนุน External Memory Interface (EMIF) ให้กระบวนการออกแบบตั้งแต่เริ่มต้นจนเสร็จสิ้นสําหรับ FPGAs

แนะ นำ

ศูนย์สนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ให้ทรัพยากรสําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Agilex™ 3, Stratix® 10, Arria® 10 และ Cyclone® 10

คุณจะพบข้อมูลเกี่ยวกับวิธีการวางแผน ออกแบบ ใช้งาน และตรวจสอบอินเทอร์เฟซหน่วยความจําภายนอกของคุณ คุณยังจะพบการดีบัก การฝึกอบรม และเอกสารข้อมูลอื่นๆ ในหน้านี้

รับการสนับสนุนเพิ่มเติมสําหรับ การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 7 FPGA, การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 5 FPGA และ การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 3 FPGA การเดินทางตามคําแนะนําทีละขั้นตอนเหล่านี้สําหรับขั้นตอนการพัฒนามาตรฐานจะจัดการทรัพยากรและเอกสารที่สําคัญ

สําหรับอุปกรณ์อื่นๆ ให้ค้นหาคอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์

1.การเลือกอุปกรณ์

วิธีการเลือกอุปกรณ์

มีสองเครื่องมือที่พร้อมช่วยให้คุณเลือก FPGA ตามความต้องการหน่วยความจําของคุณ:

	ตัวเลือกอุปกรณ์ EMIF	ระบบประเมินข้อมูลจําเพาะ EMIF
หน้าตา	กําหนดอินเทอร์เฟซหน่วยความจําที่จําเป็นเพื่อให้ได้รับแบนด์วิดท์ที่ต้องการ คํานวณแบนด์วิธตามการกําหนดค่าหน่วยความจําที่เลือก แสดง FPGAs Agilex™ 7, Stratix® 10 และ Arria® 10 ทั้งหมดที่รองรับอินเทอร์เฟซหน่วยความจําที่เลือก	กําหนดประสิทธิภาพที่ทําได้สําหรับการกําหนดค่าเฉพาะของตระกูลอุปกรณ์ FPGA ที่เลือก แสดงความถี่สูงสุดสําหรับแต่ละตระกูล FPGA ระดับความเร็ว และการกําหนดค่า EMIF ตามการเลือกตัวกรอง ค้นหาและเปรียบเทียบประสิทธิภาพสําหรับแต่ละอินเทอร์เฟซหน่วยความจําภายนอกที่รองรับและการกําหนดค่าสําหรับ FPGAs ของเรา
การสนับสนุนอุปกรณ์	FPGAs Agilex™ 7 Stratix® 10 FPGAs Arria® 10 FPGAs	FPGAs ทั้งหมด
ทรัพยากร	คู่มือผู้ใช้เครื่องมือตัวเลือกอุปกรณ์ EMIF	วิดีโอสาธิต EMIF Spec Estimator
เครื่องมือ EMIF	ดาวน์โหลด EMIF Device Selector สําหรับอุปกรณ์ Agilex™ 7, Stratix® 10 หรือ Arria® 10	หน้า Open EMIF Spec Estimator

ดูทั้งหมด แสดงน้อยลง

วิธีการเลือกทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอก

หากต้องการเรียนรู้เกี่ยวกับทรัพย์สินทางปัญญา (IP) หน่วยความจําที่มีอยู่ โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:

หลักสูตรการฝึกอบรม	อุปกรณ์ที่รองรับ	คำอธิบาย
บทนําสําหรับอินเทอร์เฟซหน่วยความจํา	Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	การฝึกอบรมนี้เป็นส่วนที่ 1 จาก 4 ส่วนแรกของการฝึกอบรมนี้จะแนะนําตัวเลือกหน่วยความจําที่มีและอธิบายว่าสถาปัตยกรรมของอุปกรณ์เหล่านี้ทําให้ประสิทธิภาพดังกล่าวเป็นไปได้อย่างไร การฝึกอบรมเพิ่มเติมในซีรีส์คือ การผนวกรวมอินเทอร์เฟซหน่วยความจํา (ส่วนที่ 2) และ การตรวจสอบอินเทอร์เฟซหน่วยความจํา (ส่วนที่ 3) และการดีบักออนชิป (ส่วนที่ 4)
ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA	Agilex™ 5	หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกัน รวมถึงคุณสมบัติคอนโทรลเลอร์หน่วยความจําแบบฮาร์ดและสถาปัตยกรรมสําหรับ FPGAs Stratix® 10 และ Arria® 10
หน่วยความจํา DDR5 และ IP อินเทอร์เฟซหน่วยความจํา	Agilex™ 5	การฝึกอบรมนี้รวมถึงการบันทึก "หน่วยความจํา DDR5 และ IP อินเทอร์เฟซหน่วยความจําถามผู้เชี่ยวชาญ" ในเซสชั่นนี้ วิศวกรแอป FPGA อภิปรายเกี่ยวกับเทคโนโลยีหน่วยความจํา DDR5 และตอบคําถามเกี่ยวกับ DDR5 และ IP ของอินเทอร์เฟซหน่วยความจํา
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2): บทนํา สถาปัตยกรรม	Stratix® 10 MX	หลักสูตรนี้ครอบคลุมคุณประโยชน์ของการผสานรวมหน่วยความจําแบนด์วิดท์สูงเข้ากับอุปกรณ์ FPGA 10 MX Stratix® คุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่ชุบแข็ง และวิธีสร้าง HBM2 IP
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ใน: คุณสมบัติ HBMC	Stratix® 10 MX	หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่ชุบแข็ง และอินเทอร์เฟซ Arm* AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะของผู้ใช้

ดูทั้งหมด แสดงน้อยลง

2. คู่มือผู้ใช้และเอกสาร

วิธีการค้นหาข้อมูลบน EMIF IP

สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ IP ของอินเทอร์เฟซหน่วยความจําภายนอกต่อไปนี้:

โปรดดูที่ส่วน 'คู่มือผู้ใช้'

อุปกรณ์

ประเภทเนื้อหา	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	Agilex™ 5	Agilex™ 3	Stratix®อุปกรณ์ 10	Arria®อุปกรณ์ 10	Cyclone® 10 อุปกรณ์
คู่มือผู้ใช้ IP	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก
คู่มือผู้ใช้ตัวอย่างการออกแบบ	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้ตัวอย่างการออกแบบ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) แนวทางการออกแบบอุปกรณ์	แนวทางการออกแบบอุปกรณ์	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก
คู่มือผู้ใช้ FPGA PHY Lite	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY Lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน
คู่มือผู้ใช้ FPGA HBM2	-	-	-	-	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) FPGA IP	-	-
เอกสารการเผยแพร่	หมายเหตุการเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก	หมายเหตุการเผยแพร่ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	หมายเหตุการเผยแพร่ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	หมายเหตุการเผยแพร่ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	หมายเหตุการเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก	เอกสารเผยแพร่คอร์ IP FPGA	หมายเหตุการเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก
ไฟล์พินเอาต์	พินเอาต์อุปกรณ์และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์และที่อยู่ EMIF/pin-out คําสั่ง	พินเอาต์อุปกรณ์และที่อยู่ EMIF/pin-out คําสั่ง	พินเอาต์อุปกรณ์และที่อยู่ EMIF/pin-out คําสั่ง

ดูทั้งหมด แสดงน้อยลง

3. การสร้าง EMIF IP

วิธีการสร้าง EMIF IP

สําหรับข้อมูลโดยละเอียดเกี่ยวกับพารามิเตอร์ทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP ดังต่อไปนี้:

หัวข้อ	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5	Agilex™ 3	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
คําอธิบายพารามิเตอร์ EMIF IP	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	LPDDR4	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 HBM2	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3
หมายเหตุ: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการสร้าง EMIF IP โปรดดูที่ส่วน คู่มือผู้ใช้ และ หลักสูตรการฝึกอบรม และ วิดีโอ ด้านล่าง

หัวข้อ

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5

Agilex™ 3

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

คําอธิบายพารามิเตอร์ EMIF IP

DDR4
QDR-IV

LPDDR4

DDR3
LPDDR3

หมายเหตุ: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการสร้าง EMIF IP โปรดดูที่ส่วน คู่มือผู้ใช้ และ หลักสูตรการฝึกอบรม และ วิดีโอ ด้านล่าง

ดูทั้งหมด แสดงน้อยลง

วิธีดําเนินการจําลองการทํางาน

อุปกรณ์

หัวข้อ	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	Agilex™ 5	Agilex™ 3	Stratix®อุปกรณ์ 10	Stratix®อุปกรณ์ 10 MX	Arria®อุปกรณ์	Cyclone® 10 อุปกรณ์
การจําลองอินเทอร์เฟซหน่วยความจําภายนอก	การจําลอง IP หน่วยความจํา	การจําลอง IP หน่วยความจํา	การจําลอง IP หน่วยความจํา	การจําลอง IP หน่วยความจํา	การจําลอง IP หน่วยความจํา	การจําลอง HBM2 IP	การจําลอง IP หน่วยความจํา	การจําลอง IP หน่วยความจํา
การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง	ตัวอย่างการออกแบบสําหรับการจําลอง
หมายเหตุ: สําหรับข้อมูลเกี่ยวกับวิธีตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน 'หลักสูตรการฝึกอบรมและวิดีโอ' สําหรับหลักสูตร 'การตรวจสอบอินเทอร์เฟซหน่วยความจํา IP'

หัวข้อ

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

Agilex™ 5

Agilex™ 3

Stratix®อุปกรณ์ 10

Stratix®อุปกรณ์ 10 MX

Arria®อุปกรณ์

Cyclone® 10 อุปกรณ์

การจําลองอินเทอร์เฟซหน่วยความจําภายนอก

การจําลอง IP หน่วยความจํา

การจําลอง HBM2 IP

การจําลอง IP หน่วยความจํา

การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง

ตัวอย่างการออกแบบสําหรับการจําลอง

หมายเหตุ: สําหรับข้อมูลเกี่ยวกับวิธีตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน 'หลักสูตรการฝึกอบรมและวิดีโอ' สําหรับหลักสูตร 'การตรวจสอบอินเทอร์เฟซหน่วยความจํา IP'

ดูทั้งหมด แสดงน้อยลง

จะค้นหาข้อมูลเกี่ยวกับการจัดวางแหล่งข้อมูลและพิน FPGA ได้ที่ไหน

สําหรับข้อมูลพินอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):

หัวข้อ	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5	Agilex™ 3	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
พิน EMIF และการวางแผนทรัพยากร	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	LPDDR4	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

หัวข้อ

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5

Agilex™ 3

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

พิน EMIF และการวางแผนทรัพยากร

DDR4
QDR-IV

LPDDR4

DDR3
LPDDR3

ดูทั้งหมด แสดงน้อยลง

ผู้วางแผนอินเตอร์เฟซ

สําหรับข้อมูลเกี่ยวกับผู้วางแผนอินเตอร์เฟซสําหรับการมอบหมายตําแหน่งแหล่งข้อมูล โปรดดูการฝึกอบรมออนไลน์ต่อไปนี้

หลักสูตรการฝึกอบรม	คำอธิบาย
การออกแบบระบบ I/O ที่ง่ายและรวดเร็วด้วยผู้วางแผนอินเตอร์เฟซ	หลักสูตรนี้จะกล่าวถึงวิธีการปรับใช้แผนผังฟลอร์แพลนทรัพยากรการออกแบบโดยใช้ผู้วางแผนอินเตอร์เฟซ เรียนรู้เกี่ยวกับผู้วางแผนอินเตอร์เฟซ ที่แต่เดิมเรียกว่า BluePrint ซึ่งเป็นเครื่องมือที่ใช้งานง่ายในซอฟต์แวร์ Quartus® Prime Pro Edition ที่ใช้พลังของ Fitter เพื่อสร้างฟลอร์แพลนทางกฎหมายภายในไม่กี่นาที

หลักสูตรการฝึกอบรม

คำอธิบาย

การออกแบบระบบ I/O ที่ง่ายและรวดเร็วด้วยผู้วางแผนอินเตอร์เฟซ

หลักสูตรนี้จะกล่าวถึงวิธีการปรับใช้แผนผังฟลอร์แพลนทรัพยากรการออกแบบโดยใช้ผู้วางแผนอินเตอร์เฟซ เรียนรู้เกี่ยวกับผู้วางแผนอินเตอร์เฟซ ที่แต่เดิมเรียกว่า BluePrint ซึ่งเป็นเครื่องมือที่ใช้งานง่ายในซอฟต์แวร์ Quartus® Prime Pro Edition ที่ใช้พลังของ Fitter เพื่อสร้างฟลอร์แพลนทางกฎหมายภายในไม่กี่นาที

ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติมสําหรับ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน

อุปกรณ์

หัวข้อ	ที่รองรับ	รายละเอียด
คู่มือผู้ใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP	Agilex™ 3 FPGA C-ซีรีส์ Agilex™ 5 FPGA D-ซีรีส์ และ E-ซีรีส์ Agilex™ 7 FPGA F-ซีรีส์, I-ซีรีส์ และ M-ซีรีส์ Stratix® 10 FPGA Arria® 10 FPGA Cyclone® 10 GX FPGA	การใช้งานหลักของ PHY Lite สําหรับ IP อินเทอร์เฟซแบบขนานคือการสร้างบล็อก PHY ของอินเทอร์เฟซหน่วยความจําแบบกําหนดเอง เหมาะสําหรับอินเทอร์เฟซแบบขนานที่เรียบง่าย คู่มือผู้ใช้ให้คําแนะนําเกี่ยวกับการเชื่อมต่อด้วยโปรโตคอลต่างๆ เช่น DDR2, LPDDR2, LPDDR, TCAM, Flash, ONFI (โหมดซิงโครนัส) และ DDR โมบายล์

ดูทั้งหมด แสดงน้อยลง

4.การออกแบบและการจําลองบอร์ด

จะค้นหาข้อมูลบนแผนผังบอร์ดและการออกแบบได้จากที่ใด

สําหรับรายละเอียดเค้าโครงบอร์ดของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) และข้อมูลการออกแบบ โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):

หัวข้อ	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
แนวทางการออกแบบบอร์ด EMIF	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

หัวข้อ

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

แนวทางการออกแบบบอร์ด EMIF

DDR4
QDR-IV

DDR3
LPDDR3

ดูทั้งหมด แสดงน้อยลง

วิธีดําเนินการจําลองบอร์ด/ช่องสัญญาณ

สําหรับข้อมูลเกี่ยวกับการวัดการรบกวน Intersymbol Intersymbol (ISI) และ Crosstalk, การจัดเรียงคําสั่ง, ที่อยู่, การควบคุมและพินข้อมูล และข้อจํากัดการวางตําแหน่งธนาคาร I/O โปรดดูแนวทางต่อไปนี้:

วิธีคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณ

สองเครื่องมือพร้อมใช้งานเพื่อช่วยคุณคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณ:

หัวข้อ	เครื่องมือพารามิเตอร์การเอียงบอร์ด	เครื่องมือคํานวณการสูญเสียช่องสัญญาณ
หน้าตา	คํานวณการเอียงของบอร์ดเนื่องจากการติดตาม PCB และการออกแบบหลายระดับ	คํานวณการสูญเสียช่องสัญญาณเนื่องจากการรบกวน Intersymbol (ISI) และ Crosstalk ตามคําสั่ง ที่อยู่ การควบคุม และสัญญาณข้อมูล
สนับสนุน	Arria® 10 และ Stratix® 10 FPGAs โปรโตคอลหน่วยความจําทั้งหมด	Arria® 10 และ Stratix® 10 FPGAs โปรโตคอลหน่วยความจํา DDR เข้ากันได้กับซอฟต์แวร์ Mentor Graphics HyperLynx Signal Integrity เท่านั้น
เครื่อง มือ	ดาวน์โหลดเครื่องมือพารามิเตอร์การเอียงของบอร์ด	ดาวน์โหลดเครื่องมือการสูญเสียช่องสัญญาณ

ดูทั้งหมด แสดงน้อยลง

จะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน

สําหรับข้อมูลเกี่ยวกับการปิดเวลาของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) EMIF

อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
การปิดเวลาของ EMIF IP	การปิดเวลาของ EMIF IP	การปิดเวลาของ EMIF IP	การปิดเวลาของ EMIF IP	การปิดเวลาของ EMIF IP	การปิดเวลาของ EMIF IP

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

การปิดเวลาของ EMIF IP

ดูทั้งหมด แสดงน้อยลง

5. ดีบัก

วิธีการดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก

สําหรับข้อมูลเกี่ยวกับการดีบักทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายใน คู่มือผู้ใช้ EMIF IP

อุปกรณ์

Agilex™ 7	Agilex™ 5 อุปกรณ์	Agilex™ 3	Stratix® 10 อุปกรณ์	Arria® 10 อุปกรณ์	Cyclone® 10 อุปกรณ์
คู่มือผู้ใช้การดีบัก IP EMIF ดาวน์โหลดคู่มือ EMIF Debug HTML	คู่มือผู้ใช้การดีบัก IP EMIF	คู่มือผู้ใช้การดีบัก IP EMIF	คู่มือผู้ใช้การดีบัก IP EMIF ดาวน์โหลดคู่มือ EMIF IP Debug HTML	คู่มือผู้ใช้การดีบัก IP EMIF	คู่มือผู้ใช้การดีบัก IP EMIF

ดูทั้งหมด แสดงน้อยลง

วิธีการใช้ชุดเครื่องมือดีบัก EMIF

หลักสูตรการฝึกอบรม	คำอธิบาย
ชุดเครื่องมือ EMIF และชุดเครื่องมือดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA	หลักสูตรนี้อธิบายวิธีการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักออนชิป วิธีใช้ Traffic Generator 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายตัวเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้

หลักสูตรการฝึกอบรม

คำอธิบาย

ชุดเครื่องมือ EMIF และชุดเครื่องมือดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA

หลักสูตรนี้อธิบายวิธีการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักออนชิป วิธีใช้ Traffic Generator 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายตัวเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้

ดูทั้งหมด แสดงน้อยลง

คําอธิบายของคุณลักษณะ การสนับสนุนและการเข้าถึงของชุดเครื่องมือการดีบัก EMIF:
หน้าตา	แสดงระยะขอบก่อนและหลังการสอบเทียบต่อกลุ่ม DQS และพิน DQ สร้างแผนผังตาการอ่าน/เขียนต่อพิน DQ (ไดอะแกรมตา 2-D) อนุญาตตัวสร้างการรับส่งข้อมูลแบบเรียลไทม์ที่ปรับแต่งได้สําหรับการทดสอบ/ดีบัก (Traffic Generator 2.0) บันทึกส่วนต่างการอ่าน/เขียนระหว่างการรับส่งข้อมูลโหมดผู้ใช้ (Driver Margining)
สนับสนุน	เข้ากันได้กับโครงการตัวอย่างการออกแบบ EMIF และการออกแบบ EMIF แบบกําหนดเองที่ประกอบด้วยอินเทอร์เฟซหน่วยความจําอย่างน้อยหนึ่งอินเทอร์เฟซ รองรับโปรโตคอลหน่วยความจําทั้งหมด
เข้า ถึง	เข้าถึงได้ผ่านซอฟต์แวร์ Quartus Prime (เครื่องมือ>เครื่องมือดีบักระบบ>ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก)

ดูทั้งหมด แสดงน้อยลง

สคริปต์การดําเนินการคําสั่งกล่องจดหมาย

คําแนะนําทีละขั้นตอน:

อุปกรณ์

หัวข้อ	ที่รองรับ	รายละเอียด
สคริปต์กล่องจดหมายของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF)	อุปกรณ์ Agilex™ 7 M-ซีรีส์ อุปกรณ์ Agilex™ 5 อุปกรณ์ Agilex™ 3	สคริปต์การเข้าถึงกล่องจดหมายพร้อมใช้งานเพื่อช่วยให้คุณทดสอบการดําเนินการของคําสั่ง สําหรับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการเข้าถึงกล่องจดหมาย โปรดดูคู่มือผู้ใช้ต่อไปนี้: คู่มือผู้ใช้ Agilex™ 7 M-ซีรีส์ FPGA (EMIF): สคริปต์การเข้าถึงกล่องจดหมาย IOSSM คู่มือผู้ใช้ Agilex™ 5 FPGAs และ SoCs (EMIF): สคริปต์การเข้าถึงกล่องจดหมาย IOSSM คู่มือผู้ใช้ Agilex™ 3 FPGAs และ SoC (EMIF): สคริปต์การเข้าถึงกล่องจดหมาย IOSSM

หัวข้อ

ที่รองรับ

รายละเอียด

สคริปต์กล่องจดหมายของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF)

อุปกรณ์ Agilex™ 7 M-ซีรีส์

อุปกรณ์ Agilex™ 5

อุปกรณ์ Agilex™ 3

สคริปต์การเข้าถึงกล่องจดหมายพร้อมใช้งานเพื่อช่วยให้คุณทดสอบการดําเนินการของคําสั่ง

สําหรับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการเข้าถึงกล่องจดหมาย โปรดดูคู่มือผู้ใช้ต่อไปนี้:

ดูทั้งหมด แสดงน้อยลง

เพิ่มประสิทธิภาพของคอนโทรลเลอร์

สําหรับข้อมูลเกี่ยวกับประสิทธิภาพและประสิทธิภาพของคอนโทรลเลอร์ โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอก (EMIF)

อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5	อุปกรณ์ Agilex™ 3	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	® อุปกรณ์ Cyclone 10
การปรับแต่งประสิทธิภาพคอนโทรลเลอร์	การปรับแต่งประสิทธิภาพคอนโทรลเลอร์	การปรับแต่งประสิทธิภาพคอนโทรลเลอร์	การปรับแต่งประสิทธิภาพคอนโทรลเลอร์	เพิ่มประสิทธิภาพของคอนโทรลเลอร์ ประสิทธิภาพคอนโทรลเลอร์หน่วยความจําแบนด์วิดท์สูง (HBM2)	เพิ่มประสิทธิภาพของคอนโทรลเลอร์	เพิ่มประสิทธิภาพของคอนโทรลเลอร์

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5

อุปกรณ์ Agilex™ 3

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

® อุปกรณ์ Cyclone 10

การปรับแต่งประสิทธิภาพคอนโทรลเลอร์

การปรับแต่งประสิทธิภาพคอนโทรลเลอร์

การปรับแต่งประสิทธิภาพคอนโทรลเลอร์

การปรับแต่งประสิทธิภาพคอนโทรลเลอร์

เพิ่มประสิทธิภาพของคอนโทรลเลอร์

เพิ่มประสิทธิภาพของคอนโทรลเลอร์

ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลการดีบัก EMIF เพิ่มเติม

อุปกรณ์

หัวข้อ	ที่รองรับ	รายละเอียด
คู่มือผู้ใช้ Traffic Generator 2.0	อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	ตัวสร้างการรับส่งข้อมูล 2.0 ให้คุณทดสอบและดีบักอินเทอร์เฟซหน่วยความจําภายนอกของคุณผ่านรูปแบบการรับส่งข้อมูลและการทดสอบที่ปรับแต่งได้ โปรดดูคู่มือและวิดีโอต่อไปนี้สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการใช้คุณสมบัติ Traffic Generator 2.0
วิดีโอตัวสร้างการรับส่งข้อมูลตัวอย่าง EMIF	อุปกรณ์ Arria® 10	เรียนรู้วิธีใช้รูปแบบการทดสอบที่แตกต่างกันบนตัวสร้างการรับส่งข้อมูล Arria 10 สําหรับอินเทอร์เฟซหน่วยความจําภายนอก
การดีบักคู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําหลายตัว	อุปกรณ์ Arria® 10	สําหรับคําแนะนําแบบทีละขั้นตอนเกี่ยวกับวิธีการ daisy-chain อินเทอร์เฟซหน่วยความจําหลายตัวเพื่อให้เข้ากันได้กับชุดเครื่องมือดีบัก EMIF โปรดดูคู่มือผู้ใช้ต่อไปนี้

ดูทั้งหมด แสดงน้อยลง

6.หลักสูตรการฝึกอบรม

อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Stratix® 10	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
บทนําสําหรับอินเทอร์เฟซหน่วยความจํา การผสานรวมอินเทอร์เฟซหน่วยความจํา กําลังตรวจสอบอินเทอร์เฟซหน่วยความจํา การดีบักบนชิปของอินเทอร์เฟซหน่วยความจํา การใช้อินเทอร์เฟซหน่วยความจํา การออกแบบระบบ I/O ที่รวดเร็วและง่ายด้วยผู้วางแผนอินเตอร์เฟซ	บทนําสําหรับอินเทอร์เฟซหน่วยความจํา การผสานรวมอินเทอร์เฟซหน่วยความจํา กําลังตรวจสอบอินเทอร์เฟซหน่วยความจํา การดีบักบนชิปของอินเทอร์เฟซหน่วยความจํา อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2): บทนํา สถาปัตยกรรม อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2): คุณสมบัติ HBMC	บทนําสําหรับอินเทอร์เฟซหน่วยความจํา การผสานรวมอินเทอร์เฟซหน่วยความจํา กําลังตรวจสอบอินเทอร์เฟซหน่วยความจํา การดีบักบนชิปของอินเทอร์เฟซหน่วยความจํา	บทนําสําหรับอินเทอร์เฟซหน่วยความจํา การผสานรวมอินเทอร์เฟซหน่วยความจํา กําลังตรวจสอบอินเทอร์เฟซหน่วยความจํา การดีบักบนชิปของอินเทอร์เฟซหน่วยความจํา

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ที่แนะนําเพิ่มเติม

สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ EMIF IP ต่อไปนี้

อุปกรณ์ Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์	อุปกรณ์ Agilex™ 7 M-ซีรีส์	อุปกรณ์ Agilex™ 5 และ Agilex™ 3	Stratix® 10 อุปกรณ์	อุปกรณ์ Arria® 10	อุปกรณ์ Cyclone® 10
คู่มือผู้ใช้ Performance Monitor คู่มือผู้ใช้โปรแกรมทดสอบ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ Performance Monitor คู่มือผู้ใช้โปรแกรมทดสอบ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	อินเทอร์เฟซหน่วยความจําภายนอก อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	อินเทอร์เฟซหน่วยความจําภายนอก PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	อินเทอร์เฟซหน่วยความจําภายนอก PHY Lite สําหรับอินเทอร์เฟซแบบขนาน

อุปกรณ์ Agilex™ 7

F-ซีรีส์ และ I-ซีรีส์

อุปกรณ์ Agilex™ 7

M-ซีรีส์

อุปกรณ์ Agilex™ 5 และ Agilex™ 3

Stratix® 10 อุปกรณ์

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10

PHY Lite สําหรับอินเทอร์เฟซแบบขนาน

ดูทั้งหมด แสดงน้อยลง

วิธีการเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF

สําหรับข้อมูลเกี่ยวกับปัญหาปัจจุบันและที่ทราบเกี่ยวกับ EMIF IP โปรดดูฐานความรู้:

เอกสารเพิ่มเติม

รายการอุปกรณ์ FPGA และคอลเลกชั่นผลิตภัณฑ์ที่ครอบคลุม ซึ่งแบ่งตามขั้นตอนวงจรชีวิตผลิตภัณฑ์

คอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์ FPGA

หลักสูตรการฝึกอบรมเพิ่มเติมสําหรับอินเทอร์เฟซหน่วยความจําภายนอก

แคตตาล็อกการฝึกอบรมด้านเทคนิคของ FPGA

สําหรับข้อมูลเพิ่มเติม ให้ค้นหาแหล่งข้อมูลต่อไปนี้: เอกสาร หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้

เทคโนโลยีอื่นๆ

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก

แนะ นำ

1.การเลือกอุปกรณ์

วิธีการเลือกอุปกรณ์

วิธีการเลือกทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอก

2. คู่มือผู้ใช้และเอกสาร

วิธีการค้นหาข้อมูลบน EMIF IP

3. การสร้าง EMIF IP

วิธีการสร้าง EMIF IP

วิธีดําเนินการจําลองการทํางาน

จะค้นหาข้อมูลเกี่ยวกับการจัดวางแหล่งข้อมูลและพิน FPGA ได้ที่ไหน

ผู้วางแผนอินเตอร์เฟซ

แหล่งข้อมูลเพิ่มเติมสําหรับ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน

4.การออกแบบและการจําลองบอร์ด

จะค้นหาข้อมูลบนแผนผังบอร์ดและการออกแบบได้จากที่ใด

วิธีดําเนินการจําลองบอร์ด/ช่องสัญญาณ

วิธีคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณ

จะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน

5. ดีบัก

วิธีการดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก

วิธีการใช้ชุดเครื่องมือดีบัก EMIF

สคริปต์การดําเนินการคําสั่งกล่องจดหมาย

เพิ่มประสิทธิภาพของคอนโทรลเลอร์

แหล่งข้อมูลการดีบัก EMIF เพิ่มเติม

6.หลักสูตรการฝึกอบรม

คู่มือผู้ใช้ที่แนะนําเพิ่มเติม

วิธีการเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF

เอกสารเพิ่มเติม

หลักสูตรการฝึกอบรมเพิ่มเติมสําหรับอินเทอร์เฟซหน่วยความจําภายนอก

เทคโนโลยีอื่นๆ