ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก

หน้าการสนับสนุน External Memory Interface (EMIF) ให้กระบวนการออกแบบตั้งแต่เริ่มต้นจนเสร็จสิ้นสําหรับ FPGAs

แนะ นำ

หน้าการสนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) จะช่วยให้คุณพบข้อมูลเกี่ยวกับ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 FPGAs เกี่ยวกับวิธีการวางแผน ออกแบบ ใช้งาน และตรวจสอบอินเทอร์เฟซหน่วยความจําภายนอกของคุณ คุณยังจะพบการดีบัก การฝึกอบรม และเอกสารข้อมูลอื่นๆ ในหน้านี้

หน้านี้ได้รับการตั้งค่าให้นําคุณเข้าสู่ขั้นตอนการออกแบบตั้งแต่ต้นจนเสร็จสิ้น

สําหรับแหล่งข้อมูลสนับสนุนเกี่ยวกับ FPGAs อื่นๆ ค้นหาภายในลิงก์ต่อไปนี้: เส้นทางการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 7 FPGA, การเดินทางการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 5 FPGA, เอกสาร FPGA, หลักสูตรการฝึกอบรม, วิดีโอ, ตัวอย่างการออกแบบ และ Knowledge Base

1.การเลือกอุปกรณ์

ฉันจะเลือกอุปกรณ์ได้อย่างไร

มีสองเครื่องมือที่พร้อมช่วยให้คุณเลือก FPGA ตามความต้องการหน่วยความจําของคุณ:

	ตัวเลือกอุปกรณ์ EMIF	ระบบประเมินข้อมูลจําเพาะ EMIF
หน้าตา	กําหนดอินเทอร์เฟซหน่วยความจําที่จําเป็นเพื่อให้ได้รับแบนด์วิดท์ที่ต้องการ คํานวณแบนด์วิธตามการกําหนดค่าหน่วยความจําที่เลือก แสดง FPGAs Agilex™ 7, Stratix® 10 และ Arria® 10 ทั้งหมดที่รองรับอินเทอร์เฟซหน่วยความจําที่เลือก	กําหนดประสิทธิภาพที่ทําได้สําหรับการกําหนดค่าเฉพาะของตระกูลอุปกรณ์ FPGA ที่เลือก แสดงความถี่สูงสุดสําหรับแต่ละตระกูล FPGA ระดับความเร็ว และการกําหนดค่า EMIF ตามการเลือกตัวกรอง ค้นหาและเปรียบเทียบประสิทธิภาพสําหรับแต่ละอินเทอร์เฟซหน่วยความจําภายนอกที่รองรับและการกําหนดค่าสําหรับ FPGAs ของเรา
การสนับสนุนอุปกรณ์	FPGAs Agilex™ 7 Stratix® 10 FPGAs Arria® 10 FPGAs	FPGAs ทั้งหมด
ทรัพยากร	คู่มือผู้ใช้เครื่องมือเลือกอุปกรณ์ EMIF การสอนวิดีโอตัวเลือกอุปกรณ์ EMIF	วิดีโอสอนระบบประเมินข้อมูลจําเพาะ EMIF
เครื่องมือ EMIF	ดาวน์โหลด EMIF Device Selector สําหรับอุปกรณ์ Agilex™ 7 , Stratix® 10 หรือ Arria® 10	หน้า Open EMIF spec estimator

ดูทั้งหมด แสดงน้อยลง

ฉันจะเลือกทรัพย์สินทางปัญญา (IP) ของหน่วยความจําภายนอกได้อย่างไร

หากต้องการเรียนรู้เกี่ยวกับทรัพย์สินทางปัญญา (IP) หน่วยความจําที่มีอยู่ โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:

หลักสูตรการฝึกอบรม	คำอธิบาย
บทนําเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA	หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกัน รวมถึงคุณสมบัติคอนโทรลเลอร์หน่วยความจําแบบฮาร์ดและสถาปัตยกรรมสําหรับ FPGAs Stratix® 10 และ Arria® 10
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Stratix® 10 MX: บทนํา สถาปัตยกรรม	หลักสูตรนี้ครอบคลุมคุณประโยชน์ของการผสานรวมหน่วยความจําแบนด์วิดท์สูงเข้ากับอุปกรณ์ FPGA 10 MX Stratix® คุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่ชุบแข็ง และวิธีสร้าง HBM2 IP
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Stratix® 10 MX: คุณสมบัติ HBMC	หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่ชุบแข็ง และอินเทอร์เฟซ Arm* AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะของผู้ใช้
ภาพรวมฮาร์ดแวร์ SoC: การเชื่อมต่อและหน่วยความจํา	หลักสูตรนี้จะกล่าวถึงคุณสมบัติของ Hard Processor Subsystem (HPS) SDRAM และสถาปัตยกรรมบริดจ์ AMBA AXI

ดูทั้งหมด แสดงน้อยลง

2. คู่มือผู้ใช้และเอกสาร

อุปกรณ์ประเภท	Agilex™ 7 F และ I	Agilex™ 7 M Series	Agilex™ 5	Stratix®อุปกรณ์ 10	Arria®อุปกรณ์	Cylcone® 10
คู่มือผู้ใช้ IP	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์ FPGA IP	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Agilex™ 7 M-ซีรีส์ FPGA IP	คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF): FPGAs และ SoC Agilex™ 5	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Stratix® 10 FPGA IP	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Arria® 10 FPGA IP	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Cyclone® 10 GX FPGA IP Core
คู่มือผู้ใช้ตัวอย่างการออกแบบ	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์ FPGA IP	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Agilex™ 7 M-ซีรีส์ FPGA IP	คู่มือผู้ใช้ตัวอย่างการออกแบบ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF): Agilex™ 5 FPGAs และ SoC	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Stratix® 10 FPGA IP	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Arria® 10 FPGA IP	คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Cyclone® 10 GX FPGA IP
คู่มือผู้ใช้ FPGA PHY Lite	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน	คู่มือผู้ใช้ PHY lite สําหรับคอร์ IP อินเทอร์เฟซแบบขนาน
คู่มือผู้ใช้ FPGA HBM2	-	-	-	คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) FPGA IP	-	-
เอกสารการเผยแพร่	เอกสารเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์ FPGA IP Core	หมายเหตุการเผยแพร่ IP ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF): FPGAs และ SoC Agilex™ 7	หมายเหตุการเผยแพร่ IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF): Agilex™ 5 FPGAs และ SoC	เอกสารเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก Stratix® 10 FPGA IP Core	เอกสารเผยแพร่ Arria® 10 FPGA IP Core	เอกสารเผยแพร่อินเทอร์เฟซหน่วยความจําภายนอก Cyclone® 10 FPGA IP Core
ไฟล์พินเอาต์	พินเอาต์อุปกรณ์ Agilex™ และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์ Agilex™ 7 และที่อยู่ EMIF/พินคําสั่งขาออก	พินเอาต์อุปกรณ์ Agilex™ 5 และที่อยู่ EMIF/พินคําสั่งขาออก	Stratix® 10 อุปกรณ์ pin-out และ EMIF address/command pin-out	Arria® 10 อุปกรณ์ pin-out และที่อยู่ EMIF/pin-out คําสั่ง	Cyclone® 10 อุปกรณ์ pin-out และที่อยู่ EMIF/pin-out คําสั่ง

ดูทั้งหมด แสดงน้อยลง

3. การสร้าง EMIF IP

ฉันจะค้นหาข้อมูลบน EMIF IP ได้จากที่ไหน

สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ IP ของอินเทอร์เฟซหน่วยความจําภายนอกต่อไปนี้:

โปรดดูที่ส่วน 'คู่มือผู้ใช้'

ฉันจะสร้าง EMIF IP ได้อย่างไร

สําหรับข้อมูลโดยละเอียดเกี่ยวกับพารามิเตอร์ทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP ดังต่อไปนี้:

หัวข้อ	Agilex™ 7 F & I ซีรีส์	Agilex™ 7 M ซีรีส์	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
คําอธิบายพารามิเตอร์ EMIF IP	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 HBM2	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3
โน้ต: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการสร้าง EMIF IP โปรดดูที่ส่วนคู่มือผู้ใช้และหลักสูตรการฝึกอบรมและวิดีโอด้านล่าง

หัวข้อ

Agilex™ 7 F & I ซีรีส์

Agilex™ 7 M ซีรีส์

Agilex™ 5

Stratix® 10

Arria® 10

Cyclone® 10

คําอธิบายพารามิเตอร์ EMIF IP

DDR4
QDR-IV

DDR3
LPDDR3

โน้ต:

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการสร้าง EMIF IP โปรดดูที่ส่วนคู่มือผู้ใช้และหลักสูตรการฝึกอบรมและวิดีโอด้านล่าง

ดูทั้งหมด แสดงน้อยลง

ฉันจะทําการจําลองการทํางานได้อย่างไร

สําหรับข้อมูลโดยละเอียดเกี่ยวกับการจําลองทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP:

สําหรับคําแนะนําเกี่ยวกับวิธีสร้างตัวอย่างการออกแบบการจําลอง EMIF และวิธีการรันการจําลองโดยใช้ซอฟต์แวร์การจําลอง ModelSim*-Intel FPGA โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ตัวอย่างการออกแบบ EMIF IP:

สําหรับข้อมูลเกี่ยวกับวิธีตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน 'หลักสูตรการฝึกอบรมและวิดีโอ' สําหรับหลักสูตร 'การตรวจสอบอินเทอร์เฟซหน่วยความจํา IP'

ฉันจะค้นหาข้อมูลเกี่ยวกับแหล่งข้อมูลและการวางพิน FPGA ได้ที่ไหน

สําหรับข้อมูลพินอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):

หัวข้อ	Agilex™ 7 F & I ซีรีส์	Agilex™ 7 M ซีรีส์	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
พิน EMIF และการวางแผนทรัพยากร	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

ดูทั้งหมด แสดงน้อยลง

สําหรับการวาง I/O ที่เรียบง่าย โปรดดูผู้วางแผนอินเทอร์เฟซสําหรับเครื่องมือลากและวางที่ใช้งานง่ายในซอฟต์แวร์ Quartus® Prime Pro Edition สําหรับ Arria® 10 และ Stratix® 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีใช้เครื่องมือวางแผนอินเทอร์เฟซและคุณประโยชน์:

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับผู้วางแผนอินเตอร์เฟซสําหรับการมอบหมายตําแหน่งทรัพยากร โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:

หลักสูตรการฝึกอบรม	คำอธิบาย
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยผู้วางแผนอินเตอร์เฟซ	หลักสูตรนี้จะกล่าวถึงวิธีการปรับใช้แผนผังฟลอร์แพลนทรัพยากรการออกแบบโดยใช้ผู้วางแผนอินเตอร์เฟซ

ดูทั้งหมด แสดงน้อยลง

ข้อมูลเพิ่มเติม

Ping Pong PHY คืออะไร

Ping Pong PHY ช่วยให้อินเทอร์เฟซหน่วยความจําสองตัวสามารถแชร์ที่อยู่และบัสคําสั่งได้ ซึ่งรองรับโปรโตคอล DDR3 และ DDR4 และสําหรับ FPGAs Stratix® V, Arria® 10 และ Stratix® 10 อ้างอิงวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับแนวคิดของ Ping Pong PHY ประโยชน์และการวิเคราะห์ผลการจําลอง:
- วิดีโอ DDR4 Ping Pong PHY

ฉันจะค้นหาข้อมูลเกี่ยวกับ PHYLite ได้ที่ไหน

THEPHYLite IP ช่วยให้คุณสร้างบล็อก PHY อินเทอร์เฟซหน่วยความจําแบบกําหนดเองสําหรับ FPGAs Arria® 10 และ Stratix® 10 สําหรับข้อมูลโดยละเอียดเกี่ยวกับ PHYLite IP โปรดดูคู่มือผู้ใช้ต่อไปนี้:
- คู่มือผู้ใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP
สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการกําหนด pinout สําหรับ PHYLite อย่างถูกต้องตามขนาดกลุ่ม DQ/DQS ที่แตกต่างกัน โปรดดูวิดีโอต่อไปนี้:
- วิดีโอการจัดวางพินกลุ่ม PHYLite (หมายเหตุ: วิดีโอยังใช้ได้กับอุปกรณ์ Stratix® 10)
PHYLite IP รองรับมาตรฐาน I/O และค่าการสิ้นสุดที่แตกต่างกันมากมายบนบัฟเฟอร์อินพุตและเอาต์พุตสําหรับ Arria® 10 และ FPGAs Stratix® 10 ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีสร้างบล็อก On-Chip-Termination (OCT) และวิธีการเชื่อมโยงกับบัฟเฟอร์ I/O ที่สิ้นสุดใน PHYLite IP:
- วิธีการสร้างบล็อก OCT สําหรับการบัฟเฟอร์ IO สิ้นสุดที่ปรับเทียบใน altera PHYLIte IP

4.การออกแบบและการจําลองบอร์ด

ฉันจะค้นหาข้อมูลบนเค้าโครงและการออกแบบบอร์ดได้ที่ไหน

สําหรับรายละเอียดเค้าโครงบอร์ดของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) และข้อมูลการออกแบบ โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):

หัวข้อ	Agilex™ 7 F & I ซีรีส์	Agilex™ 7 M ซีรีส์	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10
แนวทางการออกแบบบอร์ด EMIF	DDR4 QDR-IV	DDR4 DDR5 LPDDR5	DDR4 DDR5 LPDDR4 LPDDR5	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3	DDR3 DDR4 QDR II/II+/II+ Xtreme QDR-IV RLDRAM3 LPDDR3	DDR3 LPDDR3

ดูทั้งหมด แสดงน้อยลง

ฉันจะทําการจําลองบอร์ด/ช่องสัญญาณได้อย่างไร

สําหรับข้อมูลเกี่ยวกับการวัดการรบกวน Intersymbol Intersymbol (ISI) และ Crosstalk, การจัดเรียงคําสั่ง, ที่อยู่, การควบคุมและพินข้อมูล และข้อจํากัดการวางตําแหน่งธนาคาร I/O โปรดดูแนวทางต่อไปนี้:

ฉันจะคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณได้อย่างไร

สองเครื่องมือพร้อมใช้งานเพื่อช่วยคุณคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณ:

หัวข้อ	เครื่องมือพารามิเตอร์การเอียงบอร์ด	เครื่องมือคํานวณการสูญเสียช่องสัญญาณ
หน้าตา	คํานวณการเอียงของบอร์ดเนื่องจากการติดตาม PCB และการออกแบบหลายระดับ	คํานวณการสูญเสียช่องสัญญาณเนื่องจากการรบกวน Intersymbol (ISI) และ Crosstalk ตามคําสั่ง ที่อยู่ การควบคุม และสัญญาณข้อมูล
สนับสนุน	Arria® 10 และ Stratix® 10 FPGAs โปรโตคอลหน่วยความจําทั้งหมด วิธีการใช้เครื่องมือพารามิเตอร์ Skew ของบอร์ด Altera	Arria® 10 และ Stratix® 10 FPGAs โปรโตคอลหน่วยความจํา DDR เข้ากันได้กับซอฟต์แวร์ Mentor Graphics HyperLynx Signal Integrity เท่านั้น
เครื่อง มือ	ดาวน์โหลดเครื่องมือพารามิเตอร์การเอียงของบอร์ด	ดาวน์โหลดเครื่องมือการสูญเสียช่องสัญญาณ

ดูทั้งหมด แสดงน้อยลง

ฉันจะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน

สําหรับข้อมูลเกี่ยวกับการปิดเวลาของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):

5. ดีบัก

ฉันจะดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกของฉันได้อย่างไร

สําหรับข้อมูลเกี่ยวกับการดีบักทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายใน คู่มือผู้ใช้ EMIF IP:

เครื่องมือหลักที่พร้อมใช้งานสําหรับการดีบักคือชุดเครื่องมือการดีบัก EMIF:

หัวข้อ	ชุดเครื่องมือดีบัก EMIF
หน้าตา	แสดงระยะขอบก่อนและหลังการสอบเทียบต่อกลุ่ม DQS และพิน DQ สร้างแผนผังตาการอ่าน/เขียนต่อพิน DQ (ไดอะแกรมตา 2-D) อนุญาตตัวสร้างการรับส่งข้อมูลแบบเรียลไทม์ที่ปรับแต่งได้สําหรับการทดสอบ/ดีบัก (Traffic Generator 2.0) บันทึกส่วนต่างการอ่าน/เขียนระหว่างการรับส่งข้อมูลโหมดผู้ใช้ (Driver Margining)
สนับสนุน	เข้ากันได้กับโครงการตัวอย่างการออกแบบ EMIF และการออกแบบ EMIF แบบกําหนดเองที่ประกอบด้วยอินเทอร์เฟซหน่วยความจําอย่างน้อยหนึ่งอินเทอร์เฟซ รองรับโปรโตคอลหน่วยความจําทั้งหมด
เข้า ถึง	สามารถเข้าถึงได้ผ่านซอฟต์แวร์ Quartus Prime (เครื่องมือ>เครื่องมือดีบักระบบ>ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก)

ดูทั้งหมด แสดงน้อยลง

ฉันจะใช้ชุดเครื่องมือดีบัก EMIF ได้อย่างไร

สําหรับคําแนะนําแบบทีละขั้นตอนเกี่ยวกับวิธีการ daisy-chain อินเทอร์เฟซหน่วยความจําหลายตัวเพื่อให้เข้ากันได้กับชุดเครื่องมือดีบัก EMIF โปรดดูคู่มือผู้ใช้ต่อไปนี้:

การดีบักคู่มืออินเทอร์เฟซหน่วยความจําหลายตัว

คุณสมบัติแผนผังตา Read/Write 2-D ที่มีอยู่ในชุดเครื่องมือดีบัก EMIF จะสร้างไดอะแกรมตาการอ่านและเขียนสําหรับแต่ละพินข้อมูล อ้างอิงวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับพารามิเตอร์อ้างอิงแรงดันไฟฟ้าที่สําคัญในระหว่างกระบวนการสร้าง EMIF IP และวิธีใช้คุณสมบัติไดอะแกรมตา 2 มิติ:

แผนผังตา 2-D การอ่านและเขียนอินเทอร์เฟซหน่วยความจําภายนอก Arria® 10

ตัวสร้างการรับส่งข้อมูล 2.0 ให้คุณทดสอบและดีบักอินเทอร์เฟซหน่วยความจําภายนอกของคุณผ่านรูปแบบการรับส่งข้อมูลและการทดสอบที่ปรับแต่งได้ โปรดดูคู่มือและวิดีโอต่อไปนี้สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการใช้คุณสมบัติ Traffic Generator 2.0:

คู่มือตัวสร้างการรับส่งข้อมูล 2.0

คุณสมบัติ Driver Margining ให้คุณบันทึกข้อมูลระยะขอบการอ่านและเขียนต่อพินระหว่างการรับส่งข้อมูลโหมดผู้ใช้ ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับความแตกต่างระหว่างการปรับระยะขอบของไดรเวอร์และการสอบเทียบ และคําแนะนําเกี่ยวกับวิธีใช้คุณสมบัติการปรับระยะขอบของไดรเวอร์:

สําหรับข้อมูลเกี่ยวกับวิธีการดีบักการออกแบบ EMIF โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:

หลักสูตรการฝึกอบรม	คำอธิบาย
การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA	หลักสูตรนี้อธิบายวิธีการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักออนชิป วิธีใช้ Traffic Generator 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายตัวเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้

หลักสูตรการฝึกอบรม

คำอธิบาย

การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ FPGA

หลักสูตรนี้อธิบายวิธีการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักออนชิป วิธีใช้ Traffic Generator 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายตัวเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้

ดูทั้งหมด แสดงน้อยลง

ฉันจะค้นหาข้อมูลเกี่ยวกับการปรับประสิทธิภาพคอนโทรลเลอร์ได้ที่ไหน

สําหรับข้อมูลเกี่ยวกับประสิทธิภาพและประสิทธิภาพของคอนโทรลเลอร์ โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอก (EMIF):

ฉันจะเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF ได้อย่างไร

สําหรับข้อมูลเกี่ยวกับปัญหาปัจจุบันและที่ทราบเกี่ยวกับ EMIF IP โปรดดูฐานความรู้:

6.หลักสูตรการฝึกอบรมและวิดีโออย่างรวดเร็ว

หลักสูตรการฝึกอบรม

อุปกรณ์ Agilex™ 7

อุปกรณ์ Arria® 10 และ Stratix® 10

วิดีโอสั้นๆ

เอกสารเพิ่มเติม

รายการอุปกรณ์ FPGA และคอลเลกชั่นผลิตภัณฑ์ที่ครอบคลุม ซึ่งแบ่งตามขั้นตอนวงจรชีวิตผลิตภัณฑ์

คอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์ FPGA

คู่มือผู้ใช้ที่แนะนําเพิ่มเติม

สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ EMIF IP ต่อไปนี้:

หลักสูตรการฝึกอบรมเพิ่มเติมสําหรับอินเทอร์เฟซหน่วยความจําภายนอก

แคตตาล็อกการฝึกอบรมด้านเทคนิคของ FPGA

เทคโนโลยีอื่นๆ

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก

แนะ นำ

1.การเลือกอุปกรณ์

ฉันจะเลือกอุปกรณ์ได้อย่างไร

ฉันจะเลือกทรัพย์สินทางปัญญา (IP) ของหน่วยความจําภายนอกได้อย่างไร

2. คู่มือผู้ใช้และเอกสาร

3. การสร้าง EMIF IP

ฉันจะค้นหาข้อมูลบน EMIF IP ได้จากที่ไหน

ฉันจะสร้าง EMIF IP ได้อย่างไร

ฉันจะทําการจําลองการทํางานได้อย่างไร

ฉันจะค้นหาข้อมูลเกี่ยวกับแหล่งข้อมูลและการวางพิน FPGA ได้ที่ไหน

ข้อมูลเพิ่มเติม

4.การออกแบบและการจําลองบอร์ด

ฉันจะค้นหาข้อมูลบนเค้าโครงและการออกแบบบอร์ดได้ที่ไหน

ฉันจะทําการจําลองบอร์ด/ช่องสัญญาณได้อย่างไร

ฉันจะคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณได้อย่างไร

ฉันจะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน

5. ดีบัก

ฉันจะดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกของฉันได้อย่างไร

ฉันจะใช้ชุดเครื่องมือดีบัก EMIF ได้อย่างไร

ฉันจะค้นหาข้อมูลเกี่ยวกับการปรับประสิทธิภาพคอนโทรลเลอร์ได้ที่ไหน

ฉันจะเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF ได้อย่างไร

6.หลักสูตรการฝึกอบรมและวิดีโออย่างรวดเร็ว

หลักสูตรการฝึกอบรม

วิดีโอสั้นๆ

เอกสารเพิ่มเติม

คู่มือผู้ใช้ที่แนะนําเพิ่มเติม

หลักสูตรการฝึกอบรมเพิ่มเติมสําหรับอินเทอร์เฟซหน่วยความจําภายนอก

เทคโนโลยีอื่นๆ