ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก
ยินดีต้อนรับสู่หน้าการสนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก (EMIF)! ที่นี่คุณจะพบข้อมูลเกี่ยวกับ Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 FPGAs เกี่ยวกับวิธีการวางแผนออกแบบนําไปใช้และตรวจสอบอินเทอร์เฟซหน่วยความจําภายนอกของคุณ นอกจากนี้คุณยังจะได้พบกับดีบักการฝึกอบรมและทรัพยากรอื่น ๆ ในหน้านี้
หน้านี้มีการตั้งค่าเพื่อแนะนําคุณตลอดกระบวนการออกแบบตั้งแต่ต้นจนจบ
สําหรับทรัพยากรสนับสนุนเกี่ยวกับ FPGAs อื่น ๆ ให้ค้นหาภายในลิงก์ต่อไปนี้:การเก็บถาวรเอกสารหลักสูตรการฝึกอบรมวิดีโอและการออกอากาศทางเว็บตัวอย่างการออกแบบฐานความรู้และอินเทอร์เฟซหน่วยความจําภายนอก
การเริ่มต้นใช้งาน
1. การเลือกอุปกรณ์
ฉันจะเลือกอุปกรณ์ได้อย่างไร
เครื่องมือสองอย่างพร้อมให้คุณเลือก FPGA ® Intel ตามความต้องการหน่วยความจําของคุณ:
|
ตัวเลือกอุปกรณ์ EMIF |
ตัวประมาณข้อมูลจําเพาะของ EMIF |
---|---|---|
หน้าตา |
|
|
การสนับสนุนอุปกรณ์ |
|
|
ทรัพยากร |
||
เครื่องมือ EMIF |
ฉันจะเลือกทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอกได้อย่างไร
หากต้องการเรียนรู้เกี่ยวกับทรัพย์สินทางปัญญาหน่วยความจํา (IP) ต่างๆที่มีอยู่โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรฝึกอบรม |
การบรรยาย |
---|---|
ความรู้เบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel FPGA |
หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกันรวมถึงคุณสมบัติตัวควบคุมหน่วยความจําทางสถาปัตยกรรมและหน่วยความจําที่ยากสําหรับ Intel Stratix 10 และ Intel Arria 10 FPGAs |
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนําสถาปัตยกรรม |
หลักสูตรนี้ครอบคลุมประโยชน์ของการรวมหน่วยความจําแบนด์วิดท์สูงเข้ากับอุปกรณ์ Intel Stratix 10 MX FPGA คุณสมบัติและตัวเลือกสําหรับตัวควบคุม HBM ที่แข็งตัวและวิธีการสร้าง IP HBM2 |
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC |
หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับตัวควบคุม HBM ที่แข็งตัวและอินเทอร์เฟซ Arm * AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะของผู้ใช้ |
หลักสูตรนี้ครอบคลุมคุณสมบัติของระบบย่อยโปรเซสเซอร์แข็ง (HPS) SDRAM และสถาปัตยกรรมสะพาน AMBA AXI |
2. คู่มือผู้ใช้และเอกสาร
อุปกรณ์อินเทลคลีกซ์
คู่มือผู้ใช้ IP ของ EMIF
ตัวอย่างการออกแบบคู่มือผู้ใช้
บันทึกย่อประจํารุ่น
แฟ้มการตรึงออก
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ IP ของ EMIF
ตัวอย่างการออกแบบคู่มือผู้ใช้
บันทึกย่อประจํารุ่น
แฟ้มการตรึงออก
อุปกรณ์ Intel Arria 10
คู่มือผู้ใช้ IP ของ EMIF
ตัวอย่างการออกแบบคู่มือผู้ใช้
บันทึกย่อประจํารุ่น
แฟ้มการตรึงออก
อินเทลไซโคลน 10 อุปกรณ์
คู่มือผู้ใช้ IP ของ EMIF
ตัวอย่างการออกแบบคู่มือผู้ใช้
บันทึกย่อประจํารุ่น
แฟ้มการตรึงออก
อินเทล เอฟพีจีเอ เอฟจีเอ ไลท์
คู่มือผู้ใช้ Intel FPGA HBM2
3. การสร้าง IP ของ EMIF
ฉันจะค้นหาข้อมูลเกี่ยวกับ IP ของ EMIF ได้จากที่ใด
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคําแนะนําผู้ใช้ IP ของอินเทอร์เฟซหน่วยความจําภายนอกต่อไปนี้:
- โปรดดูที่ส่วน 'คู่มือผู้ใช้'
ฉันจะสร้าง IP EMIF ได้อย่างไร
สําหรับข้อมูลรายละเอียดเกี่ยวกับพารามิเตอร์ทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ IP ของ EMIF ต่อไปนี้:
|
อินเทล คลีนิกซ์ |
อินเทล สแตรทเท็กซ์ 10 |
อินเทล อาร์เรีย 10 |
อินเทลไซโคลน 10 |
---|---|---|---|---|
คําอธิบายพารามิเตอร์ IP ของ EMIF |
หมายเหตุ: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ 'ฉันจะสร้าง IP ได้อย่างไร' โปรดดูที่ส่วน 'คู่มือผู้ใช้' และ 'หลักสูตรการฝึกอบรมและวิดีโอ'
ฉันจะทําการจําลองการทํางานได้อย่างไร
สําหรับข้อมูลรายละเอียดเกี่ยวกับการจําลองทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (IP) โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ IP IP ของ EMIF:
- Intel Agilex จําลองหน่วยความจํา IP
- Intel Stratix 10 จําลองหน่วยความจํา IP
- อินเทล สแตรทเท็กซ์ 10 MX จําลอง HBM2 IP
- Intel Arria 10 จําลองหน่วยความจํา IP
- อินเทลไซโคลน 10 จําลองหน่วยความจํา IP
สําหรับคําแนะนําเกี่ยวกับวิธีการสร้างตัวอย่างการออกแบบการจําลอง EMIF และวิธีการรันการจําลองโดยใช้ซอฟต์แวร์จําลอง ModelSim * -Intel FPGA โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ตัวอย่างการออกแบบ IP ของ EMIF:
- Intel Agilex สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Stratix 10 การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Arria 10 สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- พายุไซโคลน Intel 10 สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
สําหรับข้อมูลเกี่ยวกับวิธีการตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน 'หลักสูตรการฝึกอบรมและวิดีโอ' สําหรับหลักสูตร 'การตรวจสอบ IP อินเทอร์เฟซหน่วยความจํา'
ฉันจะค้นหาข้อมูลเกี่ยวกับทรัพยากร FPGA และตําแหน่งพินได้จากที่ใด
สําหรับข้อมูลพินอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูส่วนเฉพาะของโพรโทคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF ทรัพย์สินทางปัญญา (IP) ต่อไปนี้:
|
อินเทล คลีนิกซ์ |
อินเทล สแตรทเท็กซ์ 10 |
อินเทล อาร์เรีย 10 |
อินเทลไซโคลน 10 |
---|---|---|---|---|
หมุด EMIF และการวางแผนทรัพยากร |
สําหรับการจัดวาง I/O ที่ง่ายขึ้น โปรดดูที่ตัววางแผนอินเทอร์เฟซสําหรับเครื่องมือลากและวางที่ใช้งานง่ายที่มีอยู่ในซอฟต์แวร์ Intel Quartus Prime Pro Edition สําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีใช้ตัววางแผนอินเทอร์เฟซและประโยชน์ของวิดีโอ:
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ Interface Planner สําหรับการกําหนดตําแหน่งที่ตั้งทรัพยากร โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรฝึกอบรม |
การบรรยาย |
---|---|
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยตัววางแผนอินเทอร์เฟซ |
หลักสูตรนี้ครอบคลุมวิธีการใช้แผนผังพื้นที่ทรัพยากรการออกแบบโดยใช้ Interface Planner |
แหล่งข้อมูลเพิ่มเติม
ปิงปอง PHY คืออะไร?
Ping Pong PHY ช่วยให้อินเทอร์เฟซหน่วยความจําสองส่วนสามารถแบ่งปันที่อยู่และรถบัสคําสั่งได้ สิ่งนี้ได้รับการสนับสนุนสําหรับโปรโตคอล DDR3 และ DDR4 และสําหรับ Stratix® V, Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับแนวคิดของ Ping Pong PHY ประโยชน์ของมันและการวิเคราะห์ผลการจําลอง:
ฉันจะค้นหาข้อมูลเกี่ยวกับ PHYLite ได้จากที่ใด
IPPHYLite ช่วยให้คุณสามารถสร้างบล็อก PHY อินเทอร์เฟซหน่วยความจําที่กําหนดเองสําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs สําหรับข้อมูลรายละเอียดเกี่ยวกับ PHYLite IP โปรดดูคู่มือผู้ใช้ต่อไปนี้:
ข้อมูล Fordetailed เกี่ยวกับวิธีการกําหนด pinouts สําหรับ PHYLite อย่างถูกต้องตามขนาดกลุ่ม DQ / DQS ที่แตกต่างกันโปรดดูวิดีโอต่อไปนี้:
- วิดีโอตําแหน่งพินของกลุ่ม PHYLite (หมายเหตุ: วิดีโอนี้ใช้ได้กับอุปกรณ์ Intel Stratix 10 ด้วย)
PHYLite IP รองรับมาตรฐาน I/O ที่แตกต่างกันมากมายและค่าการสิ้นสุดบนบัฟเฟอร์อินพุตและเอาต์พุตสําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs โปรดดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีสร้างบล็อก On-Chip-Termination (OCT) และวิธีการเชื่อมโยงกับบัฟเฟอร์ I/O ที่สิ้นสุดใน IP PHYLite:
4.การออกแบบคณะกรรมการและการจําลอง
ฉันจะค้นหาข้อมูลเกี่ยวกับเค้าโครงบอร์ดและการออกแบบได้ที่ไหน
สําหรับเค้าโครงและข้อมูลการออกแบบบอร์ดอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF ทรัพย์สินทางปัญญา (IP) ต่อไปนี้:
|
อินเทล สแตรทเท็กซ์ 10 |
อินเทล อาร์เรีย 10 |
อินเทลไซโคลน 10 |
อินเทล คลีนิกซ์ |
---|---|---|---|---|
แนวทางการออกแบบบอร์ด EMIF |
ฉันจะทําการจําลองบอร์ด/แชนเนลได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการวัดการรบกวน Intersymbol (ISI) และ Crosstalk แบบเขียนและอ่านได้ ให้จัดเรียงคําสั่ง ที่อยู่ การควบคุม และหมุดข้อมูล และข้อจํากัดในการจัดวางธนาคาร I/O โปรดดูแนวทางต่อไปนี้:
- แนวทางการจําลองช่องอุปกรณ์ Intel Arria 10
- การคํานวณการสูญเสียช่องจากแนวทางการจําลอง DDRx (หมายเหตุ: แนวทางช่องสัญญาณ Intel Arria 10 ใช้ได้กับอุปกรณ์ Intel Stratix 10)
ฉันจะคํานวณการเอียงของบอร์ดและการสูญเสียช่องได้อย่างไร
มีเครื่องมือสองอย่างเพื่อช่วยคุณคํานวณบอร์ดเอียงและการสูญเสียช่อง:
|
เครื่องมือพารามิเตอร์บอร์ดเอียง |
เครื่องมือคํานวณการสูญเสียช่องทาง |
---|---|---|
หน้าตา |
|
|
สนับสนุน |
|
|
เครื่อง มือ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้จากที่ใด
สําหรับข้อมูลเกี่ยวกับการปิดเวลาอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ EMIF ทรัพย์สินทางปัญญา (IP) :
5. ดีบัก
ฉันจะดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการดีบักทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ IP ของ EMIF:
- การดีบัก IP ของ Intel Agilex EMIF
- Intel Stratix 10 EMIF IP Debugging
- Intel Arria 10 EMIF IP Debugging
- อินเทลไซโคลน 10 EMIF IP ดีบัก
เครื่องมือหลักที่พร้อมใช้งานสําหรับดีบักคือชุดเครื่องมือการตรวจแก้จุดบกพร่อง EMIF:
|
ชุดเครื่องมือดีบัก EMIF |
---|---|
หน้าตา |
|
สนับสนุน |
|
เข้า ถึง |
|
ฉันจะใช้ชุดเครื่องมือการตรวจแก้จุดบกพร่อง EMIF ได้อย่างไร
สําหรับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการเชื่อมต่อหน่วยความจําหลายตัวแบบเดซี่เพื่อความเข้ากันได้กับชุดเครื่องมือ DEBUG EMIF โปรดดูคู่มือผู้ใช้ต่อไปนี้:
คุณลักษณะไดอะแกรมตา 2-D การอ่าน/เขียนที่มีอยู่ในชุดเครื่องมือการตรวจแก้จุดบกพร่อง EMIF จะสร้างไดอะแกรมตาแบบอ่านและเขียนสําหรับแต่ละหมุดข้อมูล โปรดดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับพารามิเตอร์การอ้างอิงแรงดันไฟฟ้าที่สําคัญในระหว่างกระบวนการสร้าง IP EMIF และวิธีการใช้คุณลักษณะแผนภาพตา 2 มิติ:
ตัวสร้างทราฟฟิก 2.0 ช่วยให้คุณสามารถทดสอบและดีบักอินเทอร์เฟซหน่วยความจําภายนอกของคุณผ่านการรับส่งข้อมูลและรูปแบบการทดสอบที่ปรับแต่งได้ ดูคู่มือและวิดีโอต่อไปนี้สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการใช้คุณสมบัติตัวสร้างการจราจร 2.0:
- คู่มือเครื่องกําเนิดการจราจร 2.0
- เครื่องกําเนิดสัญญาณจราจร 2.0 วิดีโอ (เร็ว ๆ นี้)
คุณสมบัติ Driver Margining ช่วยให้คุณสามารถจับภาพข้อมูลมาร์จิ้นแบบอ่านและเขียนต่อพินระหว่างการรับส่งข้อมูลในโหมดผู้ใช้ โปรดดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับความแตกต่างระหว่างระยะขอบของไดรเวอร์และระยะขอบของการปรับเทียบ และคําแนะนําเกี่ยวกับวิธีการใช้คุณลักษณะ Driver Margining:
สําหรับข้อมูลเกี่ยวกับวิธีการดีบักการออกแบบ EMIF โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรฝึกอบรม |
การบรรยาย |
---|---|
การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10 |
หลักสูตรนี้ครอบคลุมวิธีการแก้จุดบกพร่องโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบัก On-Chip วิธีการใช้ตัวสร้างทราฟฟิก 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายแบบเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปรับประสิทธิภาพของตัวควบคุมให้เหมาะสมได้จากที่ใด
สําหรับข้อมูลเกี่ยวกับประสิทธิภาพและประสิทธิภาพของตัวควบคุม ให้อ้างอิงกับส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) :
ฉันจะเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF ได้อย่างไร
สําหรับข้อมูลเกี่ยวกับประเด็นปัจจุบันและประเด็นที่ทราบเกี่ยวกับ IP ของ EMIF ให้ดูที่ฐานข้อมูลองค์ความรู้:
6. หลักสูตรการฝึกอบรมและวิดีโอ
หลักสูตรฝึกอบรม
อุปกรณ์อินเทลคลีนิกซ์
- ความรู้เบื้องต้นเกี่ยวกับอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex
- การรวมอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex
- การตรวจสอบอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex
- การดีบักบนชิปของอินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Agilex
อุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- ความรู้เบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําใน Intel Arria 10 และ Intel Stratix 10 อุปกรณ์
- การรวม IP อินเทอร์เฟซหน่วยความจําใน Intel Arria 10 amd Intel Stratix 10 อุปกรณ์
- การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําใน Intel Arria 10 และ Intel Stratix 10 อุปกรณ์
- การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําใน Intel Arria 10 และ Intel Stratix 10 อุปกรณ์
- การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10
- อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การใช้งาน
วีดิทัศน์
- DDR4 ปิงปองไฟ (อุปกรณ์ที่รองรับคือ Stratix V, Intel Arria 10 และ Intel Stratix 10)
- ขอแนะนํานักออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 1 จาก 2
- ขอแนะนําตัวออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 2 จาก 2
- วิธีการใช้ Package Deskew ในการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกใน Intel Stratix 10 และ Intel Arria 10
- เวลาบอร์ดสําหรับ Intel Arria 10 EMIF IP
- การใช้เกินข้อจํากัดในอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- การตรวจสอบอัตโนมัติของ Intel® FPGA อินเตอร์เฟซหน่วยความจําภายนอกคําแนะนําเค้าโครงบอร์ด
- วิธีสร้างการออกแบบ EMIF RLDRAM3 สําหรับชุดพัฒนา Intel Arria 10 และทดสอบสถานะการสอบเทียบโดยใช้ชุดเครื่องมือ EMIF
- ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- Intel Arria 10 EMIF ตัวอย่างเครื่องกําเนิดไฟฟ้าจราจร
- การใช้โปรเซสเซอร์® Nios อ่อนเพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
หากยังมีข้อสงสัย
แนะนําให้อ่าน
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (IP) โปรดดูคู่มือผู้ใช้ IP ของ EMIF ต่อไปนี้:
การฝึกอบรมที่แนะนํา
สําหรับหลักสูตรการฝึกอบรมเกี่ยวกับอินเทอร์เฟซหน่วยความจําภายนอก โปรดดูแคตตาล็อกการฝึกอบรมต่อไปนี้:
เทคโนโลยีอื่นๆ
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้