การสนับสนุน BSDL FPGA
Altera®มีไฟล์ Boundary Scan Description Language (BSDL) สําหรับมาตรฐาน IEEE 1149.1, มาตรฐาน IEEE 1149.6 และข้อมูลจําเพาะ IEEE Standard 1532 ขึ้นอยู่กับอุปกรณ์ที่ตั้งโปรแกรมได้
แนะ นำ
ไฟล์ Boundary Scan Description Language (BSDL) เป็นไวยากรณ์ที่ช่วยให้อุปกรณ์สามารถรัน Boundary-Scan Tests (BST) และ In-System Programmability (ISP) ได้ ไฟล์ IEEE BSDL ที่มีอยู่ในเว็บไซต์นี้ใช้สําหรับ BST การกําหนดค่าล่วงหน้า คุณสามารถใช้ไฟล์ BSDL โดยไม่คํานึงถึงระดับความเร็วหรืออุณหภูมิของอุปกรณ์
สําหรับ BST การกําหนดค่าหลังการ, เครื่องมือการสร้างและแนวทางมีอยู่ในส่วนสําหรับเครื่องมือ BSDL
รุ่น BSDL จะได้รับการทดสอบด้วยเครื่องมือที่มีอยู่ ณ เวลาที่เปิดตัว ไฟล์ BSDL ได้รับการตรวจสอบไวยากรณ์โดยใช้เครื่องมือที่มีอยู่จากผู้ขายต่อไปนี้: เทคโนโลยี JTAG, ASSET Intertech - Agilent Technologies, Corelis, GOEPEL Electronic และระบบ Temento
รุ่น IEEE 1149.6
Altera®มีรุ่น BSDL IEEE 1149.6 ต่อไปนี้สําหรับตระกูลอุปกรณ์ที่ระบุไว้สําหรับการทดสอบขอบเขตการสแกนล่วงหน้า (BST) รุ่นนี้รองรับมาตรฐาน IEEE 1149.6 โดยยกเว้นว่าไม่มีการรองรับคําสั่ง SAMPLE สําหรับพิน HSSI ทั้งหมด โมเดลมีความหนาแน่นและเฉพาะแพ็คเกจ คุณสามารถใช้รุ่น BSDL โดยไม่คํานึงถึงระดับความเร็วหรืออุณหภูมิของอุปกรณ์ ไปที่คอลเลกชันตระกูลอุปกรณ์ BSDL ที่เชื่อมโยงเพื่อเข้าถึงรุ่น BSDL
ตระกูลอุปกรณ์1 |
ส่วนนําหน้าหมายเลขชิ้นส่วน |
|---|---|
| A3C | |
AGF, AGI, AGM |
|
| Agilex™ 52 | A5E |
Stratix® 10 (ดูเพิ่มเติม IEEE 1149.1 สําหรับ HPS) |
1S |
Arria® 10 (ดูเพิ่มเติม IEEE 1149.1 สําหรับ HPS) |
10A |
10CX |
|
5S |
|
5AGZ |
|
EP4CGX |
|
EP2AGX |
|
หมาย เหตุ:
|
|
รุ่น IEEE 1149.1
Altera® มีรุ่น BSDL IEEE 1149.1 ต่อไปนี้สําหรับตระกูลอุปกรณ์ที่ระบุไว้สําหรับการทดสอบขอบเขตการสแกนล่วงหน้า (BST) โมเดลมีความหนาแน่นและเฉพาะแพ็คเกจ คุณสามารถใช้รุ่น BSDL โดยไม่คํานึงถึงระดับความเร็วหรืออุณหภูมิของอุปกรณ์ ไปที่คอลเลกชันตระกูลอุปกรณ์ BSDL ที่เชื่อมโยงเพื่อเข้าถึงรุ่น BSDL
ตระกูลอุปกรณ์1 |
ประเภท |
ส่วนนําหน้าหมายเลขชิ้นส่วน |
|---|---|---|
Stratix® 10 SX/ST HPS (ดู IEEE 1149.6) |
FPGA/HPS |
1SX/1ST |
FPGA |
EP4S |
|
FPGA |
EP3S |
|
Arria® 10 (ดูเพิ่มเติม IEEE 11.49.6) |
FPGA/HPS |
10AS |
FPGA |
5A |
|
| Arria® II GX | FPGA | EP2AGX |
FPGA |
EP2AGZ |
|
FPGA |
10CL |
|
FPGA |
5C |
|
FPGA |
EP4C |
|
FPGA |
EP3C |
|
FPGA |
EP2C |
|
FPGA |
10M |
|
ซีแอลดี |
5M |
|
ซีแอลดี |
EPM |
|
การกําหนดค่า |
EPC |
|
หมาย เหตุ:
|
||
รุ่นและเครื่องมือ IEEE 1532
Altera® มีรุ่น IEEE 1532 BSDL ต่อไปนี้สําหรับตระกูลอุปกรณ์ที่ระบุไว้สําหรับการทดสอบขอบเขตการสแกนล่วงหน้า (BST) โมเดลมีความหนาแน่นและเฉพาะแพ็คเกจ คุณสามารถใช้รุ่น BSDL โดยไม่คํานึงถึงระดับความเร็วหรืออุณหภูมิของอุปกรณ์ ไปที่คอลเลกชันตระกูลอุปกรณ์ BSDL ที่เชื่อมโยงเพื่อเข้าถึงรุ่น BSDL
คุณจําเป็นต้องมีไฟล์ IEEE 1532 BSDL (อัลกอริธึมการตั้งโปรแกรม) และไฟล์ที่กําหนดค่าได้ (ISC) ในระบบ (ข้อมูลการเขียนโปรแกรม) เพื่อดําเนินการเขียนโปรแกรมในระบบ (ISP)
วิธีการสร้างไฟล์ ISC สามารถหาได้จาก คู่มืออ้างอิงไฟล์การตั้งค่า Quartus® Prime Pro Edition บทใน GENERATE_CONFIG_ISC_FILE
ตระกูลอุปกรณ์1 |
ส่วนนําหน้าหมายเลขชิ้นส่วน |
|---|---|
10M |
|
5M |
|
EPM |
|
EPC |
|
หมาย เหตุ:
|
|
เครื่องมือแปลง SVF เป็น ISC
สคริปต์ TCL ถูกใช้เพื่อสร้างไฟล์ ISC (ในการกําหนดค่าระบบ) โดยใช้ไฟล์ SVF (Serial Vector Format)
เครื่องมือเฉพาะอุปกรณ์ |
คำอธิบาย |
|---|---|
| ISC จะใช้โปรแกรม MAX® 10 โดยใช้ไฟล์ IEEE 1532 BSDL ผู้ใช้ต้องดาวน์โหลดไฟล์ IEEE 1532 และไฟล์ ISC เพื่อเขียนโปรแกรมอุปกรณ์ MAX® 10 | |
| สคริปต์นี้มุ่งเน้นที่อุปกรณ์ MAX® V เท่านั้น ในโปรแกรมอุปกรณ์ MAX® V โดยใช้มาตรฐาน IEEE 1532 ผู้ใช้จําเป็นต้องมีไฟล์ ISC นอกเหนือจากไฟล์ IEEE 1532 BSDL สคริปต์ TCL นี้คือการสร้างไฟล์ ISC (In System Configuration) จากไฟล์ SVF (Serial Vector Format) | |
| ในโปรแกรมอุปกรณ์ EPC โดยใช้ IEEE1532 มาตรฐานผู้ใช้จะต้องใช้ไฟล์ ISC นอกเหนือจาก IEEE1532 ไฟล์ BSDL ซึ่งจะอธิบายข้อมูลหรือการออกแบบของผู้ใช้ โดยปกติแล้ว ผู้ใช้จะได้รับไฟล์ ISC จาก Quartus แต่ปัจจุบัน Quartus ไม่สนับสนุนการสร้างไฟล์ ISC สําหรับอุปกรณ์ EPC เนื่องจากสาเหตุบางประการ โดยจะรองรับใน Quartus 4.2 จนกระทั่งแล้ว ผู้ใช้จะสามารถใช้สคริปต์ svf2isc เพื่อสร้างไฟล์ ISC ที่จําเป็นในการเขียนโปรแกรม |
เครื่องมือ BSDL สําหรับ BST การกําหนดค่าโพสต์
สําหรับการทดสอบการสแกน Boundary Scan (BST) การกําหนดค่าโพสต์ ใช้สคริปต์ TCL เพื่อสร้างไฟล์ BSDL การกําหนดค่าโพสต์ตามการออกแบบและการกําหนดค่าพินจากไฟล์ Quartus® Prime PIN แหล่งข้อมูลมีความเฉพาะเจาะจงเกี่ยวกับตระกูลอุปกรณ์ และรวมถึงเครื่องมือสคริปต์เจนเนอเรชั่นและเอกสาร
| ส่วนนําหน้าหมายเลขชิ้นส่วน | ตระกูลอุปกรณ์ 1 |
|---|---|
ตัวสร้าง BSDL แบบโพสต์การกําหนดค่า Agilex™ 7 F-ซีรีส์ และ I-ซีรีส์ |
AGF, AGI |
| ผู้สร้าง BSDL แบบกําหนดค่าหลังการกําหนดค่า Stratix® 10 | 1S |
| ตัวสร้าง BSDL แบบกําหนดค่าหลังการกําหนดค่า Arria® 10 | 10A |
| ตัวสร้าง BSDL Cyclone® 10 LP, Cyclone® 10 GX Post-configuration | 10CL, 10CX |
| ผู้สร้าง BSDL แบบโพสต์การกําหนดค่า MAX® 10 | 10M |
| MAX® V Post-configuration BSDL Generator | 5M |
การสร้างไฟล์ BSDL ใน Quartus® II (Stratix® V, Stratix® IV, Arria® V, Arria® II, Cyclone® V, Cyclone® IV, Cyclone® III LS และ MAX® V) |
5S, EP4S, 5A, EP2A, 5C, EP4C, EP3C, 5M |
| ตัวปรับแต่ง BSDL (Stratix® III, Cyclone® III, Cyclone® II, MAX® II) | EP3S, EP3C, EP2C, EPM |
หมาย เหตุ: 1. สําหรับตระกูลอุปกรณ์รุ่นเก่า – โปรดไปที่ คอลเลกชันการสนับสนุนอุปกรณ์และผลิตภัณฑ์ FPGA รุ่นเก่าที่เกี่ยวข้อง |
|
เอกสารที่เกี่ยวข้อง
- ดูหมายเหตุแอปพลิเคชัน JTAG ทั้งหมด
- เอกสารสําหรับ Agilex™ 7 JTAG
- เอกสาร Agilex™ 5 JTAG
- เอกสาร Stratix® 10 JTAG
- เอกสาร Arria® 10 JTAG
- เอกสารประกอบ Cyclone® 10 GX JTAG
- เอกสาร Cyclone® 10 LP JTAG
- เอกสาร MAX® 10 JTAG
- เอกสาร Stratix® V JTAG
- เอกสาร Stratix® IV JTAG
- เอกสาร Stratix® III JTAG
- เอกสาร Arria® V JTAG
- เอกสารประกอบ Arria® II JTAG
- เอกสาร Cyclone® V JTAG
- เอกสาร Cyclone® IV JTAG
- เอกสาร Cyclone® III JTAG
- เอกสารประกอบ Cyclone® II JTAG
- เอกสาร MAX® V JTAG
- เอกสารประกอบ MAX® II JTAG
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้