ศูนย์นักพัฒนา Intel® Arria® 10 FPGA

ศูนย์นักพัฒนา FPGA จะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบ Intel® FPGA ของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
Intel® Arria® 10 Core Fabric และคู่มือ I/O อเนกประสงค์
ตารางข้อมูลอุปกรณ์ Intel Arria 10
ภาพรวมอุปกรณ์ Intel Arria 10
Intel Arria 10 GX/GT Device Errata และคําแนะนําด้านการออกแบบ
คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Arria 10 PHY
ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel Arria 10 และ Intel® Stratix® 10
คู่มือผู้ใช้ IP Core Intel FPGA I/O Phase-Locked Loop (Intel FPGA IOPLL)
คู่มือผู้ใช้ Intel FPGA Chip ID IP Cores
คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10 อินเทอร์เฟซหน่วยความจําภายนอก
หมายเหตุรีลีสคอร์ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
คู่มือผู้ใช้เครื่องมือ Power Delivery Network (PDN) เฉพาะอุปกรณ์ (PDN) 2.0
คู่มือผู้ใช้เซ็นเซอร์วัดแรงดันไฟฟ้า Intel FPGA IP Core
คู่มือผู้ใช้ FPGAs Intel Arria 10 ตัวประมาณพลังงานในช่วงต้น
คู่มือผู้ใช้เซ็นเซอร์วัดอุณหภูมิ Intel FPGA IP Core
แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Arria 10 GX, GT และ SX Device Family
คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนาน Intel FPGA
คู่มือผู้ใช้ Intel FPGA ASMI Parallel II IP Core
คู่มือผู้ใช้ Intel FPGA ASMI Parallel IP Core
คู่มือผู้ใช้ INTEL FPGA Remote Update IP Core
แนวทางการปรับใช้การออกแบบ PHYLite
AN 556: การใช้คุณสมบัติการรักษาความปลอดภัยการออกแบบใน intel FPGAs
AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน
522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ
756: Intel FPGA GPIO ไปยัง Intel FPGA
711: คุณสมบัติการลดพลังงานในอุปกรณ์ Intel Arria 10
728: การกําหนดค่า I/O PLL ใหม่และ Dynamic Phase Shift สําหรับอุปกรณ์ Intel Arria 10
737: การตรวจจับและกู้คืน SEU ในอุปกรณ์ Intel Arria 10
AN 738: แนวทางการออกแบบอุปกรณ์ Intel Arria 10
AN 742: PMBus SmartVID Controller Reference Design
AN 370: การใช้ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel® Quartus® Prime

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
การออกแบบอ้างอิงเซ็นเซอร์อุณหภูมิภายใน Intel Arria10
การกําหนดค่าโปรไฟล์หลายโปรไฟล์ Intel Arria 10 IOPLL ใหม่

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การลดค่า upsets เหตุการณ์เดียวในอุปกรณ์ Intel Arria 10
การลด SEU ในอุปกรณ์ Intel FPGA: การติดแท็กลําดับชั้น
การกําหนดค่าอุปกรณ์ Intel Arria 10 บางส่วนใหม่: แนวทางการออกแบบ & ข้อกําหนดโฮสต์
การกําหนดค่าอุปกรณ์ Intel Arria 10 บางส่วนใหม่: บทนํา & การกําหนดโครงการ
การกําหนดค่าบางส่วนใหม่สําหรับอุปกรณ์ Intel Arria 10: ไฟล์เอาต์พุตและการสาธิต
การกําหนดค่าอุปกรณ์ Intel Arria 10 บางส่วนใหม่: PR IP Core & Project Flow
การปรับสภาพสัญญาณขั้นสูงสําหรับเครื่องรับส่งสัญญาณ Intel Arria 10 FPGA
อินเทอร์เฟซการสร้างพร้อมอุปกรณ์รับส่งสัญญาณความเร็วสูง Intel Arria 10 ตัว
การตอกบัตรของตัวรับส่งสัญญาณเจนเนอเรชั่น 10
ข้อมูลพื้นฐานเกี่ยวกับตัวรับส่งสัญญาณสําหรับอุปกรณ์ 20 nm และ 28 nm
วิดีโออุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา
ชุดพัฒนา FPGA GX Intel Arria 10
ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณตัวรับส่งสัญญาณ Intel Arria 10 GX
ชุดพัฒนา SoC Intel Arria 10
Intel® Programmable Acceleration Card (Intel® PAC) พร้อม FPGA Intel Arria 10 GX

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
ตัวอย่างการออกแบบพื้นฐาน Intel Arria 10 LVDS
เซ็นเซอร์วัดแรงดันไฟฟ้า Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้
อินเทอร์เฟซหน่วยความจําภายนอก
คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10 อินเทอร์เฟซหน่วยความจําภายนอก
Intel FPGA PHYLite สําหรับอินเทอร์เฟซแบบขนาน คู่มือผู้ใช้ IP Core

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
อี เธอร์เน็ต
คู่มือผู้ใช้ INTEL FPGA Triple-Speed Ethernet IP Core
คู่มือผู้ใช้ Intel FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา
คู่มือผู้ใช้ Intel Arria 10 25 Gbps Ethernet IP Core
คู่มือผู้ใช้ 50 Gbps Ethernet IP Core
คู่มือผู้ใช้ IP Core Ethernet 100-Gbps ความหน่วงแฝงต่ํา
คู่มือผู้ใช้ IP Core Ethernet 40-Gbps ความหน่วงแฝงต่ํา
คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Arria 10 PHY
AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench
AN 647: การออกแบบที่อ้างอิงความเร็วอีเธอร์เน็ตแบบ Triple Speed แบบพอร์ตเดียวและชิป PHY แบบออนบอร์ด
AN 735: แนวทางการย้ายไปใช้คอร์ Ethernet 10G MAC IP ความหน่วงแฝงต่ํา Intel FPGA
AN 808: แนวทางการย้ายจาก Intel Arria 10 ไปยัง Intel Stratix 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G
AN 795: แนวทางการปรับใช้สําหรับระบบย่อยอีเธอร์เน็ต 10G โดยใช้ 10G MAC IP Core ความหน่วงต่ําในอุปกรณ์ Intel Arria 10
AN 699: การใช้ชุดเครื่องมือการออกแบบ Intel FPGA Ethernet
AN 701: Ethernet 10G MAC ความหน่วงแฝงต่ําที่ปรับขนาดได้ โดยใช้ Intel Arria 10 1G/10G PHY
AN 794: Intel Arria 10 อีเธอร์เน็ตความหน่วงแฝงต่ํา 10G MAC และการออกแบบอ้างอิง XAUI PHY
AN 744: การออกแบบอ้างอิงอีเธอร์เน็ตความเร็วสามเท่าที่ปรับขนาดได้สําหรับอุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
PCI Express*
Intel Arria 10 Hard IP สําหรับ PCI Express* IP Core
คู่มือผู้ใช้ Intel Arria 10 และ Intel Cyclone 10 Avalon® -ST สําหรับ PCIe*
คู่มือผู้ใช้ Intel Arria 10 หรือ Intel Cyclone 10 Avalon -MM DMA สําหรับโซลูชัน PCIe
คู่มือผู้ใช้ Intel Arria 10 และ Intel Cyclone 10 Avalon -MM สําหรับคู่มือผู้ใช้ PCIe
คู่มือผู้ใช้อินเทอร์เฟซ Avalon-ST Intel Arria 10 พร้อมด้วยโซลูชัน SR-IOV PCIe
Intel Arria การเริ่มต้น CvP 10 และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้ PCI Express

ดูทั้งหมด แสดงน้อยลง

หมายเหตุเกี่ยวกับแอปพลิเคชัน / คู่มือผู้ใช้การออกแบบอ้างอิง
PCI Express: ย้ายไปใช้ Intel Stratix 10 จาก Intel Arria 10 สําหรับอินเทอร์เฟซ Avalon-MM และ Avalon-MM DMA
การออกแบบอ้างอิง PCI Express DMA โดยใช้หน่วยความจําภายนอก
การออกแบบอ้างอิงประสิทธิภาพสูงของ PCI Express

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
IP ซีเรียลอื่นๆ
คู่มือผู้ใช้ JESD204B IP Core
คู่มือผู้ใช้ RapidIO® II IP Core
AN 753: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B IP Core และ ADI AD6676
749: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B และ ADI AD9144
809: คุณสมบัติ IP Core SerialLite III และความแตกต่างของอินเทอร์เฟซระหว่าง Intel Stratix 10, Intel Arria 10 และ Intel Stratix V
ความแตกต่างของคุณสมบัติแกน IP ระหว่างอุปกรณ์ Intel Stratix 10, Intel Arria 10 และ Intel Stratix V

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
การประมวลผลสัญญาณดิจิทัล (DSP)
คู่มือผู้ใช้ LDPC IP Core
คู่มือผู้ใช้ Intel FPGA_CORDIC IP Core
คู่มือ BCH IP Core USer
คู่มือผู้ใช้ FFT IP Core
คู่มือผู้ใช้ FIR II IP Core
คู่มือผู้ใช้ Viterbi IP Core
คู่มือผู้ใช้คอร์ Turbo IP
คู่มือผู้ใช้คอร์ IP จุดลอยตัว
คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง
คู่มือผู้ใช้ Reed-Solomon II IP Core
คู่มือผู้ใช้ NCO IP Core
คู่มือผู้ใช้คอร์ตัวสร้างหมายเลขแบบสุ่ม IP

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
ฝัง ตัว
คู่มือผู้ใช้อุปกรณ์ต่อพ่วงแบบฝัง

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
เสียงและวิดีโอ
คู่มือผู้ใช้ Intel® FPGA SDI II IP Core

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
อินเทอร์เฟซหน่วยความจําภายนอก	เวอร์ชัน
Intel Arria 10 DDR3 x40 พร้อมชุดเครื่องมือดีบัก EMIF	15.0

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
อี เธอร์เน็ต
คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 25G
คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 50G
คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 100G ความหน่วงแฝงต่ํา
คู่มือผู้ใช้การออกแบบตัวอย่างอีเธอร์เน็ต 40G ความหน่วงแฝงต่ํา
คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา Intel FPGA สําหรับอุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
PCI Express*
Intel Arria 10 และ Intel Cyclone 10 Avalon-ST Hard IP สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
คู่มือผู้ใช้ Intel Arria 10 และ Intel Cyclone 10 Avalon -MM สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
IP ซีเรียลอื่นๆ
คู่มือผู้ใช้ตัวอย่างการออกแบบคอร์ IP JESD204B
คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel FPGA JESD204B สําหรับอุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
อินเทอร์เฟซหน่วยความจําภายนอก
คู่มือสําหรับตัวประมาณค่าข้อมูลจําเพาะอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่
บทช่วยสอนตัวเลือกอุปกรณ์อินเทอร์เฟซหน่วยความจําภายนอก
ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2
ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2
DDR4 Ping Pong PHY
วิธีสร้างการออกแบบตัวอย่าง Intel Arria 10 EMIF
การสร้างการออกแบบหน่วยความจํา Intel Arria 10 แบบหลายแบบด้วย Qsys
การจําลองอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
Intel Arria 10 FPGA และ SoC EMIF
วิธีการใช้ Package Deskew ในการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกใน Intel Stratix 10 และ Intel Arria 10
การกําหนดเวลาบอร์ดสําหรับ IP Intel Arria 10 EMIF
การปรับใช้เกินข้อจํากัดในอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
ตรวจสอบคู่มือการวางผังบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Intel FPGA โดยอัตโนมัติ
ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
ตัวสร้างการรับส่งข้อมูลตัวอย่าง Intel Arria 10 EMIF
การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
อ่านและเขียนแผนภาพดวงตา 2 มิติ Intel Arria 10 อินเทอร์เฟซหน่วยความจําภายนอก
ส่วนที่ 1 ของไดรเวอร์อินเทอร์เฟซหน่วยความจําภายนอก
ส่วนที่ 2 ของไดรเวอร์อินเทอร์เฟซหน่วยความจําภายนอก
วิธีสร้างการออกแบบ RLDRAM3 EMIF สําหรับชุดพัฒนา Arria 10 และทดสอบสถานะการสอบเทียบโดยใช้ชุดเครื่องมือ EMIF
Intel FPGA PHYLite Demo ตอนที่ 1
Intel FPGA PHYLite Demo ตอนที่ 2
การสร้างอินเทอร์เฟซแบบขนานด้วย Intel FPGA PHYLite IP
วิธีดําเนินการวางพินกลุ่มสําหรับ PHYLite IP
การสร้างการจําลองการออกแบบตัวอย่าง PHYLite ใน ModelSim* ใน 16.1 ที่มี Intel Arria 10
วิธีสร้างบล็อก OCT สําหรับบัฟเฟอร์ I/O การยกเลิกการปรับเทียบใน Intel FPGA PHYLIte IP
วิธีประมาณความหน่วงของพาธอินพุตและเอาต์พุต inte Arria 10 / Intel Stratix 10 PHYLite
วิธีกําหนดค่าข้อจํากัดการหน่วงเวลาอินพุตและเอาต์พุต A10 /S10 Intel FPGA PHYLite
วิธีกําหนดค่าการตั้งค่ากําหนดเวลาการกําหนดค่าใหม่แบบไดนามิก PHYLite IP
ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10 & Intel Stratix 10
IP อินเทอร์เฟซหน่วยความจําในตัวในอุปกรณ์ Intel Arria 10
การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10
การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

การออกแบบอ้างอิง
PCI Express*
การออกแบบอ้างอิงหน่วยความจํา PCIe* Avalon® Host DMA ใน Intel Arria 10 Part1
การออกแบบอ้างอิงหน่วยความจํา Avalon PCIe ใน Intel Arria 10 ส่วนที่ 2

ดูทั้งหมด แสดงน้อยลง

วิดีโอเริ่มต้นใช้งานด่วน
IP ซีเรียลอื่นๆ
วิดีโอเริ่มต้นใช้งานด่วน Intel FPGA JESD204B IP

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
อินเทอร์เฟซหน่วยความจําภายนอก
ตัวเลือกอุปกรณ์ EMIF
การออกแบบตัวอย่าง EMIF หลาย Intel Arria 10 แบบใน Qsys
คู่มือเครื่องมือพารามิเตอร์ Board Skew
คําแนะนําการจําลอง Intel Arria 10 EMIF
การสร้างและปรับเปลี่ยนไฟล์ IBIS สําหรับ Intel Arria 10 EMIF
การคํานวณผลลัพธ์การสูญเสียช่องสัญญาณจากตัวช่วยสร้างชุด DDRx
การตรวจสอบเค้าโครง EMIF อัตโนมัติ
คู่มือดีบักฮาร์ดแวร์ Intel Arria 10 และ Intel Stratix 10 EMIF
Intel Arria 10 การดีบักหลาย EMIF
GUI ดีบัก Intel Arria 10 EMIF

ดูทั้งหมด แสดงน้อยลง

3. การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
คู่มือผู้ใช้เริ่มต้นใช้งาน: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้ Platform Designer (Intel Quartus Prime Pro Edition)
DSP Builder for Intel FPGAs
AN 738: แนวทางการออกแบบอุปกรณ์ Intel Arria 10
AN 763: แนวทางการออกแบบอุปกรณ์ SoC Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

การออกแบบอ้างอิง
ส่วนการออกแบบที่อ้างอิง BluePrint 1
ส่วนการออกแบบที่อ้างอิง BluePrint 2

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายพร้อมพิมพ์เขียว
ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2
ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2
เครื่องมือวางแผนทรัพยากรและพิน Intel FPGA EMIF (AERP)
จัดการ Device I/O ด้วยเครื่องมือตัววางแผนพินในซอฟต์แวร์ Quartus® II

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
Intel FPGA ทรัพยากร EMIF และเครื่องมือวางแผนพิน
การวางแผนพินตัวรับส่งสัญญาณ Intel Arria 10 ตัว

ดูทั้งหมด แสดงน้อยลง

4. รายการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel Quartus Prime Pro Edition นําเสนอตัวสังเคราะห์ที่สุกแล้วที่ช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด หากคุณยังใหม่ในภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มาพร้อมเทมเพลต Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้เทมเพลตเหล่านี้ โปรดดูที่ส่วน "การใช้เทมเพลต HDL ที่ให้มา" ใน คู่มือ Intel Quartus Prime Pro Edition

ซอฟต์แวร์การออกแบบ Intel Quartus Prime ยังมาพร้อมกับ Intel® High Level Synthesis Compiler ที่สังเคราะห์ฟังก์ชัน C++ ในการปรับใช้งาน RTL ที่ปรับให้เหมาะสําหรับผลิตภัณฑ์ Intel FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล
คู่มือผู้ใช้ที่แนะนําการออกแบบ: Intel Quartus Prime Pro Edition
คู่มือเริ่มต้นใช้งาน Intel High Level Synthesis Compiler
คู่มือผู้ใช้ Intel High Level Synthesis Compiler
คู่มือผู้ใช้ Platform Designer: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้การเขียนสคริปต์: Intel Quartus Prime Pro Edition
Cookbook การสังเคราะห์ขั้นสูง
คู่มือแนวทางปฏิบัติที่ดีที่สุด Intel High Level Synthesis Compiler
คู่มืออ้างอิง Intel High Level Synthesis Compiler
หมายเหตุรีลีส Intel High Level Synthesis Compiler
Cookbook การสังเคราะห์ขั้นสูง
การประยุกต์ใช้ประโยชน์ของเครือข่ายบนสถาปัตยกรรมชิปเพื่อ FPGA การออกแบบระบบ

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบ Platform Designer
ตัวอย่างการออกแบบบทช่วยสอน Platform Designer Pro สําหรับ FPGA Intel Arria 10
ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer สําหรับ Intel Arria 10 FPGA
ตัวอย่างการออกแบบบทช่วยสอนผู้ออกแบบแพลตฟอร์ม
ตัวอย่าง VHDL
ตัวอย่าง Verilog
ตัวอย่างการออกแบบ Intel Quartus

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การใช้ซอฟต์แวร์ Intel Quartus Prime: บทนํา
ข้อมูลเบื้องต้นเกี่ยวกับ Verilog HDL
ข้อมูลพื้นฐานเกี่ยวกับ Verilog HDL
เทคนิคการออกแบบ Verilog HDL ขั้นสูง
SystemVerilog พร้อมซอฟต์แวร์ Quartus II
ข้อมูลพื้นฐานเกี่ยวกับ VHDL
ข้อมูลเบื้องต้นเกี่ยวกับ Platform Designer
ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Intel Quartus Prime Pro Edition
การสร้างการออกแบบระบบด้วย Platform Designer: เริ่มต้นใช้งาน
การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Intel Quartus Prime

ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์
ศูนย์การดาวน์โหลดสําหรับซอฟต์แวร์ Intel Quartus Prime ทุกเวอร์ชัน

ดูทั้งหมด แสดงน้อยลง

5. การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: การจําลองของบริษัทอื่น
คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition: การจําลองของบริษัทอื่น
การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim*-Intel FPGA Edition
คู่มือผู้ใช้ชุด IP การตรวจสอบ Avalon®
การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์ Intel FPGA
การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP
การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP
การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP
การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP
811: การใช้การจําลอง Avery BFM สําหรับ PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix 10
AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ
AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II
AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench
การจําลองอุปกรณ์ Intel FPGA ด้วยรุ่น IBIS

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบชุด IP การตรวจสอบ Avalon
ตัวอย่างการออกแบบการจําลอง/การคอมไพล์อินสแตนซ์ SDI II Quad อัตราสามเท่า

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ
การออกแบบระบบขั้นสูงโดยใช้ Qsys: ส่วนประกอบและการจําลองระบบ
ชุดการตรวจสอบ Avalon®
การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel Arria 10
การสร้าง Testbench ด้วยเครื่องมือจําลอง Altera-ModelSim
การจําลอง SoC HPS DDR3 Core
วิธีการตั้งค่าการจําลอง RTL ใน Quartus, Qsys และโปรแกรมจําลองของบุคคลที่สาม
การจําลอง Ping Pong PHY DDR3

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง
คําแนะนําการจําลอง Intel Arria 10 EMIF
คู่มือการจําลอง DDR4
ตัวอย่าง Chaining DMA Testbench ที่เรียบง่ายกว่า

ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์
เครื่องมือพัฒนา Intel FPGA
ซอฟต์แวร์ Intel Quartus Prime

ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
คู่มือผู้ใช้คอมไพเลอร์: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้การปรับแต่งการออกแบบ: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้การสังเคราะห์จากผู้ผลิตรายอื่น: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้ที่มีข้อจํากัดในการออกแบบ: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้การออกแบบที่ใช้บล็อก: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้การกําหนดค่าบางส่วนใหม่: Intel Quartus Prime Pro Edition
DSP Builder for Intel FPGAs
AN 738: แนวทางการออกแบบอุปกรณ์ Intel Arria 10

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
Design Block Reuse ในซอฟต์แวร์ Intel Quartus Prime Pro
การคอมไพล์แบบบล็อกที่เพิ่มขึ้นในซอฟต์แวร์ Intel Quartus Prime Pro: การแบ่งส่วนการออกแบบ
การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel Quartus Prime Pro: บทนํา
การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel Quartus Prime Pro: การปิดเวลาและเคล็ดลับ

ดูทั้งหมด แสดงน้อยลง

7. การวิเคราะห์เวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
ภาพรวมการวิเคราะห์เวลา
คู่มือผู้ใช้ตัววิเคราะห์เวลา: Intel Quartus Prime Pro Edition
คู่มืออ้างอิงสคริปต์ Quartus II
คู่มืออ้างอิง SDC และ TimeQuest API
Intel Quartus Prime Timing Analyzer Cookbook
AN 366: ทําความเข้าใจการกําหนดเวลาเอาต์พุต I/O สําหรับอุปกรณ์ Intel FPGA
AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม TimeQuest
AN 433: ข้อจํากัดและการวิเคราะห์อินเทอร์เฟซซิงโครนัสแหล่งที่มา
775: แนวทางการสร้างข้อมูลเวลา I/O

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบตัววิเคราะห์เวลา

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
เริ่มต้นใช้งานตัววิเคราะห์เวลา TimeQuest
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์เวลา
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 2: คอลเลกชัน SDC
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดของนาฬิกา
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา
การวิเคราะห์เวลา: การบรรยาย
การวิเคราะห์เวลา: ห้องปฏิบัติการแบบตัวต่อตัว
การปิดเวลา Intel® FPGA: การบรรยาย
การปิดเวลา Intel® FPGA: ห้องแล็ปแบบตัวต่อตัว

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
อินเทอร์เฟซซิงโครนัสแหล่งที่มาระหว่าง Intel FPGAs
การวิเคราะห์แหล่งข้อมูลซิงโครนัสกับ TimeQuest
อินพุต Edge Aligned Source Synch ที่มีข้อจํากัดใน TimeQuest
อินเทอร์เฟซอินพุตซิงโครนัสของศูนย์ที่มีข้อจํากัดใน TimeQuest
คู่มือผู้ใช้ TimeQuest
การกําหนดเวลา DDR ด้วย TimeQuest

ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
คู่มือผู้ใช้สําหรับนักเขียนโปรแกรม: Intel Quartus Prime Pro Edition
การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ
การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ
คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition
คู่มือผู้ใช้ IP Core Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag)
การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ
การดีบักซอฟต์แวร์ที่ปรับได้ FPGA และการวิเคราะห์ประสิทธิภาพ
System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง
คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II
คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA
คู่มือผู้ใช้ Intel FPGA Download Cable II
คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster
การสนับสนุน BSDL
AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม
323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ
AN 446: การดีบักระบบ Nios® II ด้วย SignalTap II Logic Analyzer
AN 799: การดีบักการออกแบบ Intel Arria 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว
AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Intel FPGA
AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II
AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach
AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench
AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ
Intel Arria 10 DDR3 x40 พร้อมชุดเครื่องมือดีบัก EMIF
ตัวอย่างการออกแบบการดีบักกับคอนโซลระบบผ่าน TCP/IP (SCTCP)
วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การดีบักความสมบูรณ์ของห่วงโซ่ JTAG
การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Intel Arria 10
ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์
เครื่องมือดีบักซอฟต์แวร์ Quartus®
เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG
Quartus In Systems Sources และ Probes Debug Flow
การดีบัก U-Boot Console และ FDT
การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating
ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ
ดีบักเซ็นเซอร์อุณหภูมิ Intel Arria 10
การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
วิธีการดีบัก Intel FPGA ปัญหาการซิงโครไนซ์การเชื่อมต่อความเร็วอีเธอร์เน็ตสามเท่า
การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Intel FPGA Quartus II
ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่า FPGAs Intel
ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*
ลูปเปเปอร์ตัวรับส่งสัญญาณ Intel FPGA พร้อมแหล่งข้อมูลและหัววัดในระบบ
เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้ Nios

ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
แอพดีบัก
วิธีการดีบัก HPS SPI โดยใช้ SignalTap II
บอร์ดและชุดพัฒนา
รายการตรวจสอบดีบัก DisplayPort MegaCore
คอนโซลระบบ
รายการตรวจสอบการดีบัก Ethernet 10G MAC ความหน่วงแฝงต่ํา
รายการตรวจสอบดีบัก SDI II MegaCore
รายการตรวจสอบการดีบัก Ethernet MAC 10Gbps
GUI ดีบัก Intel Arria 10 EMIF
Intel Arria 10 การดีบักหลาย EMIF

ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์
ซอฟต์แวร์การเขียนโปรแกรม Intel FPGA
ซอฟต์แวร์ Intel FPGA Jam™ STAPL
ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์
ซอฟต์แวร์ MAX+PLUS® II
ซอฟต์แวร์รุ่นเก่า Intel FPGA
โปรแกรมเมอร์แบบสแตนด์อโลนสําหรับซอฟต์แวร์ Intel Quartus Prime
ซอฟต์แวร์โปรแกรมเมอร์แบบสแตนด์อโลน Intel FPGA
ซอฟต์แวร์ Intel Quartus Prime

ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ศูนย์นักพัฒนา Intel® Arria® 10 FPGA

1. ข้อมูลอุปกรณ์

2. โปรโตคอลอินเทอร์เฟซ

3. การวางแผนการออกแบบ

4. รายการออกแบบ

5. การจําลองและการตรวจสอบ

6. การปรับใช้และการเพิ่มประสิทธิภาพ

7. การวิเคราะห์เวลา

8. การดีบักบนชิป