® ศูนย์นักพัฒนา Intel Cyclone 10 FPGA

ศูนย์นักพัฒนาFPGAจะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบIntel® FPGAของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
Intel® Cyclone® 10 GX

Intel® Cyclone® 10 GX Core Fabric และคู่มือ I/O อเนกประสงค์

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Cyclone 10 GX PHY

ตารางข้อมูลอุปกรณ์ GX Intel Cyclone 10

แนวทางการออกแบบอุปกรณ์ GX Intel Cyclone 10

Intel Cyclone 10 GX Device Errata และคู่มือการออกแบบ

ภาพรวมอุปกรณ์ GX Intel Cyclone 10

คู่มือผู้ใช้ IP Core Altera® I/O Phase-Locked Loop (Altera IOPLL)

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Cyclone 10 GX

คู่มือผู้ใช้คอร์ IP การตรวจจับ SEU ขั้นสูงIntel FPGA

คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10

คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10 อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ Intel FPGA OCT IP Core

คู่มือผู้ใช้ Intel FPGA GPIO IP Core

คู่มือผู้ใช้ Intel FPGA LVDS SERDES IP Core

คู่มือผู้ใช้เซ็นเซอร์วัดอุณหภูมิIntel FPGA IP Core

คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนานIntel FPGA

คู่มือผู้ใช้ Altera ASMI Parallel II IP Core

คู่มือผู้ใช้ Altera ASMI Parallel IP Core

คู่มือผู้ใช้ ALTERA Remote Update IP Core

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ

AN 370: การใช้ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel Quartus® Prime

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
Intel® Cyclone® 10 LP

Intel® Cyclone® 10 LP Core Fabric และคู่มือ I/O อเนกประสงค์

เอกสารข้อมูลอุปกรณ์ Intel Cyclone LP 10

แนวทางการออกแบบอุปกรณ์ Intel Cyclone 10 LP

ภาพรวมอุปกรณ์ Intel Cyclone 10 LP

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Cyclone 10 LP

คู่มือผู้ใช้ตัวส่งสัญญาณ / ตัวรับสัญญาณ LVDS SERDES IP Core

คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนานIntel FPGA

คู่มือผู้ใช้ Altera® ASMI Parallel II IP Core

คู่มือผู้ใช้ Altera ASMI Parallel IP Core

คู่มือผู้ใช้ ALTERA Remote Update IP Core

447: การอนุมานอุปกรณ์Intel FPGAด้วยระบบ 3.3/3.0/2.5 V LVTTL/LVCMOS I/O

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ

AN 731: แนวทางการสลับเสียงรบกวนพร้อมกันสําหรับอุปกรณ์ Intel Cyclone 10 LP, Cyclone IV และ Cyclone III

AN 370: การใช้ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel Quartus® Prime

วิดีโอเริ่มต้นใช้งานด่วน
IP ซีเรียลอื่นๆ

วิดีโอเริ่มต้นใช้งานด่วน Intel® FPGA JESD204B IP

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือ Intel® Quartus® Prime Standard Edition ฉบับที่ 3: การตรวจสอบ

คู่มือผู้ใช้การจําลองจากผู้ผลิตรายอื่น (Intel Quartus Prime Pro Edition)

การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

การจําลองโมเดล a8237 ด้วยซอฟต์แวร์ Visual IP

คู่มือผู้ใช้ชุด IP การตรวจสอบAvalon®

คู่มือผู้ใช้ Mentor Verification IP Altera Edition AMBA* AXI3 และ AXI4

การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์Intel FPGA

ModelSim - การจําลองและการดีบักชั้นนํา

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

811: การใช้การจําลอง Avery BFM สําหรับ PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix® 10

AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 508: แนวทางการออกแบบเสียงรบกวนสวิตช์พร้อมกัน (SSN) Cyclone® III

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์Altera®ด้วยรุ่น IBIS

การจําลองการออกแบบIntel FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้สําหรับนักเขียนโปรแกรม: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้ IP Core Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag)

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักซอฟต์แวร์ที่ปรับได้FPGAและการวิเคราะห์ประสิทธิภาพ

System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ

AN 446: การดีบักระบบNios® IIด้วย SignalTap II Logic Analyzer

AN 799: การดีบักการออกแบบIntel® Arria® 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Altera

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP

การฝึกอบรมและวิดีโอ

การดีบักและการสื่อสารกับFPGAโดยใช้ฟังก์ชันเสมือน JTAG

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Intel® Quartus®

เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG

Quartus In Systems Sources และ Probes Debug Flow

การดีบัก U-Boot Console และ FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ

ดีบักเซ็นเซอร์อุณหภูมิ Intel® Arria 10

การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Arria 10

วิธีการดีบักAltera®ปัญหาการซิงโครไนซ์การเชื่อมต่อความเร็วอีเธอร์เน็ตสามเท่า

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Altera Quartus II

ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่าFPGAs Intel

ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*

ลูปเปเปอร์ตัวรับส่งสัญญาณ Altera พร้อมแหล่งข้อมูลและหัววัดในระบบ

เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้Nios

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้