® ศูนย์นักพัฒนา Intel Cyclone 10 FPGA

ศูนย์นักพัฒนา FPGA จะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบ Intel® FPGA ของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

® ศูนย์นักพัฒนา Intel Agilex FPGA ศูนย์นักพัฒนา Intel® Stratix® 10 ศูนย์นักพัฒนา Intel® Arria® 10 ® ศูนย์นักพัฒนา Intel Cyclone 10 ศูนย์นักพัฒนา Intel® Max® 10

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
Intel® Cyclone® 10 GX

Intel® Cyclone® 10 GX Core Fabric และคู่มือ I/O อเนกประสงค์

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Cyclone 10 GX PHY

ตารางข้อมูลอุปกรณ์ GX Intel Cyclone 10

แนวทางการออกแบบอุปกรณ์ GX Intel Cyclone 10

Intel Cyclone 10 GX Device Errata และคู่มือการออกแบบ

ภาพรวมอุปกรณ์ GX Intel Cyclone 10

คู่มือผู้ใช้ IP Core Altera® I/O Phase-Locked Loop (Altera IOPLL)

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Cyclone 10 GX

คู่มือผู้ใช้คอร์ IP การตรวจจับ SEU ขั้นสูง Intel FPGA

คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10

คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10 อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ Intel FPGA OCT IP Core

คู่มือผู้ใช้ Intel FPGA GPIO IP Core

คู่มือผู้ใช้ Intel FPGA LVDS SERDES IP Core

คู่มือผู้ใช้เซ็นเซอร์วัดอุณหภูมิ Intel FPGA IP Core

คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนาน Intel FPGA

คู่มือผู้ใช้ Intel FPGA ASMI Parallel II IP Core

คู่มือผู้ใช้ Intel FPGA ASMI Parallel IP Core

คู่มือผู้ใช้ INTEL FPGA Remote Update IP Core

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ

AN 370: การใช้ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel Quartus® Prime
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
Intel® Cyclone® 10 LP

Intel® Cyclone® 10 LP Core Fabric และคู่มือ I/O อเนกประสงค์

เอกสารข้อมูลอุปกรณ์ Intel Cyclone LP 10

แนวทางการออกแบบอุปกรณ์ Intel Cyclone 10 LP

ภาพรวมอุปกรณ์ Intel Cyclone 10 LP

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Cyclone 10 LP

คู่มือผู้ใช้ตัวส่งสัญญาณ / ตัวรับสัญญาณ LVDS SERDES IP Core

คู่มือผู้ใช้ IP คอร์ตัวโหลดแฟลชแบบขนาน Intel FPGA

คู่มือผู้ใช้ Altera® ASMI Parallel II IP Core

คู่มือผู้ใช้ Altera ASMI Parallel IP Core

คู่มือผู้ใช้ ALTERA Remote Update IP Core

447: การอนุมานอุปกรณ์ Intel FPGA ด้วยระบบ 3.3/3.0/2.5 V LVTTL/LVCMOS I/O

AN 496: การใช้คอร์ IP ออสซิลเลเตอร์ภายใน

522: การปรับใช้อินเทอร์เฟซบัส LVDS ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ

AN 731: แนวทางการสลับเสียงรบกวนพร้อมกันสําหรับอุปกรณ์ Intel Cyclone 10 LP, Cyclone IV และ Cyclone III

AN 370: การใช้ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel Quartus® Prime
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ
Intel® Cyclone® 10 GX

ตัวอย่างการออกแบบ Intel® Cyclone® 10 GX ใน Design Store
Intel® Cyclone® 10 LP

ตัวอย่างการออกแบบ Intel Cyclone 10 LP ใน Design Store
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ
Intel® Cyclone® 10 GX

การลด SEU ในอุปกรณ์ Intel® FPGA: การติดแท็กลําดับชั้น
Intel® Cyclone® 10 GX

วิธีการตั้งโปรแกรม Cyclone 10 LP ด้วยสองภาพการกําหนดค่า ส่วนที่ 1
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา
Intel® Cyclone® 10 GX

ชุดพัฒนา GX Intel® Cyclone® 10
Intel® Cyclone® 10 GX

ชุดการประเมิน LP Intel® Cyclone 10
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki
Intel® Cyclone® 10 GX

การกําหนดค่า FPLL Intel® Cyclone® 10 GX ใหม่
ดูทั้งหมด แสดงน้อยลง

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel® Cyclone® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10 อินเทอร์เฟซหน่วยความจําภายนอก

Intel FPGA PHYLite สําหรับอินเทอร์เฟซแบบขนาน คู่มือผู้ใช้ IP Core
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน
อี เธอร์เน็ต

คู่มือผู้ใช้ INTEL® FPGA Triple-Speed Ethernet IP Core

คู่มือผู้ใช้ Intel FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา

® คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Cyclone 10 GX PHY

Intel FPGA IP สําหรับอีเธอร์เน็ต - ศูนย์สนับสนุน

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 735: แนวทางการย้ายไปใช้คอร์ Ethernet 10G MAC IP ความหน่วงแฝงต่ํา Altera®

AN 699: การใช้ชุดเครื่องมือการออกแบบ Altera Ethernet
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
PCI Express*

คู่มือผู้ใช้ Intel® Arria® 10 และ Intel Cyclone® 10 Avalon®-ST สําหรับคู่มือผู้ใช้ PCIe*

คู่มือผู้ใช้ Intel Arria 10 หรือ Intel Cyclone 10 Avalon-MM DMA สําหรับโซลูชัน PCIe

คู่มือผู้ใช้ INTEL ARRIA 10 และ Intel Cyclone 10 Avalon-MM สําหรับ PCIe

คู่มือผู้ใช้ Intel® Arria การเริ่มต้น CvP 10 CvP และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้ PCI Express*

Intel FPGA IP สําหรับ PCI Express – ศูนย์สนับสนุน
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
การประมวลผลสัญญาณดิจิทัล (DSP)

คู่มือผู้ใช้ LDPC IP Core

คู่มือผู้ใช้ Intel® FPGA CORDIC IP Core

คู่มือผู้ใช้ BCH IP Core

คู่มือผู้ใช้ FFT IP Core

คู่มือผู้ใช้ FIR II IP Core

คู่มือผู้ใช้ Viterbi IP Core

คู่มือผู้ใช้คอร์ Turbo IP

คู่มือผู้ใช้คอร์ IP จุดลอยตัว

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้ Reed-Solomon II IP Core

คู่มือผู้ใช้ NCO IP Core

คู่มือผู้ใช้คอร์ตัวสร้างหมายเลขแบบสุ่ม IP
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้อุปกรณ์ต่อพ่วงแบบฝัง
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
เสียงและวิดีโอ

คู่มือผู้ใช้ Intel® FPGA SDI II IP Core
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ
PCI Express*

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria® 10 และ Intel Cyclone® 10 Avalon®-ST Hard IP สําหรับ PCIe*

คู่มือผู้ใช้ Intel Arria 10 และ Intel Cyclone 10 Avalon -MM สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือสําหรับตัวประมาณค่าข้อมูลจําเพาะอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

ขั้นตอนการสร้างการออกแบบตัวอย่าง Intel® FPGA Cyclone® 10 GX DDR3

ชุดเครื่องมือดีบัก EMIF พร้อม Intel Cyclone 10

ตรวจสอบคู่มือการวางผังบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Intel® FPGA โดยอัตโนมัติ

การสร้างอินเทอร์เฟซแบบขนานด้วย ip Intel® FPGA PHYLite

วิธีดําเนินการวางพินกลุ่มสําหรับ PHYLite IP

วิธีสร้างบล็อก OCT สําหรับบัฟเฟอร์ I/O การยกเลิกการปรับเทียบใน Altera PHYLIte IP
ดูทั้งหมด แสดงน้อยลง
วิดีโอเริ่มต้นใช้งานด่วน
IP ซีเรียลอื่นๆ

วิดีโอเริ่มต้นใช้งานด่วน Intel® FPGA JESD204B IP
ดูทั้งหมด แสดงน้อยลง
Intel FPGA Wiki
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือเครื่องมือพารามิเตอร์ Board Skew

การตรวจสอบเค้าโครง EMIF อัตโนมัติ
ดูทั้งหมด แสดงน้อยลง

3. การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้เริ่มต้นใช้งาน: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ Platform Designer (Intel® Quartus® Prime Pro Edition)

DSP Builder for Intel® FPGAs

® แนวทางการออกแบบอุปกรณ์ GX Intel Cyclone 10

แนวทางการออกแบบอุปกรณ์ Intel Cyclone 10 LP
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ส่วนการออกแบบที่อ้างอิง BluePrint 1

ส่วนการออกแบบที่อ้างอิง BluePrint 2
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายพร้อมพิมพ์เขียว

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2

เครื่องมือวางแผนทรัพยากรและพิน Intel® FPGA EMIF (AERP)

จัดการ Device I/O ด้วยเครื่องมือตัววางแผนพินในซอฟต์แวร์ Quartus® II
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

เครื่องมือวางแผนทรัพยากรและพิน Intel® FPGA EMIF
ดูทั้งหมด แสดงน้อยลง

4. รายการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอตัวสังเคราะห์ที่สุกแล้วที่ช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด หากคุณยังใหม่ในภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มาพร้อมเทมเพลต Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้เทมเพลตเหล่านี้ โปรดดูที่ "การใช้เทมเพลต HDL ที่ให้มา" ใน คู่มือ Intel Quartus Prime Pro

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ยังมาพร้อมกับ Intel® High Level Synthesis Compiler ที่สังเคราะห์ฟังก์ชัน C++ ในการปรับใช้งาน RTL ที่ปรับให้เหมาะสําหรับผลิตภัณฑ์ Intel® FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือคู่มือ Intel Quartus Prime Standard Edition เล่มที่ 1 การออกแบบและการสังเคราะห์

คู่มือผู้ใช้ที่แนะนําการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือเริ่มต้นใช้งาน Intel High Level Synthesis Compiler

คู่มือผู้ใช้ Intel High Level Synthesis Compiler

คู่มือผู้ใช้ Platform Designer: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การเขียนสคริปต์: Intel Quartus Prime Pro Edition

Cookbook การสังเคราะห์ขั้นสูง

คู่มือแนวทางปฏิบัติที่ดีที่สุด Intel High Level Synthesis Compiler

คู่มืออ้างอิง Intel High Level Synthesis Compiler

หมายเหตุรีลีส Intel High Level Synthesis Compiler

การประยุกต์ใช้ประโยชน์ของเครือข่ายบนสถาปัตยกรรมชิปเพื่อ FPGA การออกแบบระบบ
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบบทช่วยสอน Platform Designer Pro สําหรับ FPGA Intel® Arria® 10 (.zip)

ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer สําหรับ FPGA Intel Arria 10 (.zip)

ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer (.zip)

ตัวอย่าง VHDL

ตัวอย่าง Verilog

ตัวอย่างการออกแบบ Quartus®
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus® Prime: บทแนะนํา

ข้อมูลเบื้องต้นเกี่ยวกับ Verilog HDL

ข้อมูลพื้นฐานเกี่ยวกับ Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog พร้อมซอฟต์แวร์ Quartus II

ข้อมูลพื้นฐานเกี่ยวกับ VHDL

ข้อมูลเบื้องต้นเกี่ยวกับ Platform Designer

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Intel® Quartus Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: เริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus Prime
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ศูนย์การดาวน์โหลดสําหรับซอฟต์แวร์ Intel® Quartus® Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5. การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: การจําลองของบริษัทอื่น

คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition: การจําลองของบริษัทอื่น

การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

การจําลองโมเดล a8237 ด้วยซอฟต์แวร์ Visual IP

คู่มือผู้ใช้ชุด IP การตรวจสอบ Avalon®

การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์ Intel FPGA

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

811: การใช้การจําลอง Avery BFM สําหรับ PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix® 10

AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 508: แนวทางการออกแบบเสียงรบกวนสวิตช์พร้อมกัน (SSN) Cyclone® III

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์ Altera®ด้วยรุ่น IBIS

การจําลองการออกแบบ Intel FPGA
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบชุด IP การตรวจสอบ Avalon®
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: ส่วนประกอบและการจําลองระบบ

การสาธิตซอฟต์แวร์การออกแบบออนไลน์

ชุดการตรวจสอบ Avalon®

การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

ภาพรวมซอฟต์แวร์ ModelSim* ของ Mentor Graphic

การสร้าง Testbench ด้วยเครื่องมือจําลอง Altera-ModelSim

การจําลอง SoC HPS DDR3 Core

วิธีการตั้งค่าการจําลอง RTL ใน Quartus, Qsys และโปรแกรมจําลองของบุคคลที่สาม

การจําลอง Ping Pong PHY DDR3
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง

คําแนะนําการจําลอง Intel® Arria® 10 EMIF

คู่มือการจําลอง DDR4

ตัวอย่าง Chaining DMA Testbench ที่เรียบง่ายกว่า
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

เครื่องมือพัฒนา Intel® FPGA

® ซอฟต์แวร์ Intel Quartus
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือ Intel® Quartus® Prime Standard Edition เล่ม 2 การใช้งานและการเพิ่มประสิทธิภาพการออกแบบ

คู่มือผู้ใช้คอมไพเลอร์: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การปรับแต่งการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การสังเคราะห์จากผู้ผลิตรายอื่น: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ที่มีข้อจํากัดในการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การออกแบบที่ใช้บล็อก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การกําหนดค่าบางส่วนใหม่: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® แนวทางการออกแบบอุปกรณ์ GX Intel Cyclone 10

แนวทางการออกแบบอุปกรณ์ Intel Cyclone 10 LP
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

Design Block Reuse ในซอฟต์แวร์ Intel® Quartus® Prime Pro

การคอมไพล์แบบบล็อกที่เพิ่มขึ้นในซอฟต์แวร์ Intel Quartus Prime Pro: การแบ่งส่วนการออกแบบ

การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel Quartus Prime Pro: บทนํา

การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel Quartus Prime Pro: การปิดเวลาและเคล็ดลับ
ดูทั้งหมด แสดงน้อยลง

7. การวิเคราะห์เวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ภาพรวมการวิเคราะห์เวลา

คู่มือผู้ใช้ตัววิเคราะห์เวลา: Intel Quartus Prime Pro Edition

คู่มืออ้างอิงสคริปต์ Quartus II

คู่มืออ้างอิง SDC และ TimeQuest API

Intel Quartus Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจการกําหนดเวลาเอาต์พุต I/O สําหรับอุปกรณ์ Altera®

AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม TimeQuest

AN 433: ข้อจํากัดและการวิเคราะห์อินเทอร์เฟซซิงโครนัสแหล่งที่มา

775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบตัววิเคราะห์เวลา
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

เริ่มต้นใช้งานตัววิเคราะห์เวลา TimeQuest
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์เวลา
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 2: คอลเลกชัน SDC
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดของนาฬิกา
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา
การวิเคราะห์เวลา: การบรรยาย
การวิเคราะห์เวลา: ห้องปฏิบัติการแบบตัวต่อตัว
การปิดเวลา Intel® FPGA: การบรรยาย
การปิดเวลา Intel® FPGA: ห้องแล็ปแบบตัวต่อตัว
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

อินเทอร์เฟซซิงโครนัสแหล่งที่มาระหว่าง Intel® FPGAs

การวิเคราะห์แหล่งข้อมูลซิงโครนัสกับ TimeQuest

อินพุต Edge Aligned Source Synch ที่มีข้อจํากัดใน TimeQuest

อินเทอร์เฟซอินพุตซิงโครนัสของศูนย์ที่มีข้อจํากัดใน TimeQuest

คู่มือผู้ใช้ TimeQuest

การกําหนดเวลา DDR ด้วย TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้สําหรับนักเขียนโปรแกรม: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้ IP Core Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag)

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักซอฟต์แวร์ที่ปรับได้ FPGA และการวิเคราะห์ประสิทธิภาพ

System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ

AN 446: การดีบักระบบ Nios® II ด้วย SignalTap II Logic Analyzer

AN 799: การดีบักการออกแบบ Intel® Arria® 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Altera

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Intel® Quartus®

เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG

Quartus In Systems Sources และ Probes Debug Flow

การดีบัก U-Boot Console และ FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ

ดีบักเซ็นเซอร์อุณหภูมิ Intel® Arria 10

การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Arria 10

วิธีการดีบัก Altera®ปัญหาการซิงโครไนซ์การเชื่อมต่อความเร็วอีเธอร์เน็ตสามเท่า

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Altera Quartus II

ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่า FPGAs Intel

ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*

ลูปเปเปอร์ตัวรับส่งสัญญาณ Altera พร้อมแหล่งข้อมูลและหัววัดในระบบ

เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้ Nios
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

แอพดีบัก

บอร์ดและชุดพัฒนา

รายการตรวจสอบดีบัก DisplayPort MegaCore

คอนโซลระบบ

รายการตรวจสอบการดีบัก Ethernet 10G MAC ความหน่วงแฝงต่ํา

รายการตรวจสอบดีบัก SDI II MegaCore

รายการตรวจสอบการดีบัก Ethernet MAC 10Gbps

GUI ดีบัก Intel® Arria® 10 EMIF

Intel® Arria 10 การดีบัก EMIF หลายตัว
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์การเขียนโปรแกรม Intel® FPGA

ซอฟต์แวร์ Intel® FPGA Jam™ STAPL

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์

ซอฟต์แวร์ MAX+PLUS® II

ซอฟต์แวร์รุ่นเก่า Intel® FPGA

® โปรแกรมเมอร์แบบสแตนด์อโลนสําหรับซอฟต์แวร์ Intel Quartus Prime

ซอฟต์แวร์โปรแกรมเมอร์แบบสแตนด์อโลน Intel® FPGA

ซอฟต์แวร์ Intel Quartus Prime
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้