Intel® MAX® 10 FPGA – DDR3 พร้อมตัวอย่างการออกแบบคอนโซลการทดสอบบอร์ด

Intel® MAX® 10 FPGA – DDR3 พร้อมตัวอย่างการออกแบบคอนโซลการทดสอบบอร์ด

714608
4/29/2016

บทนำ

ชุดเครื่องมือพัฒนา FPGA Intel® MAX® 10 มี DDR3 SDRAM 14M x16 ขนาด 64M x16 หนึ่งตัว และ DDR3 SDRAM ขนาด 128M x8 หนึ่งตัว FPGA Intel MAX 10 ให้การรองรับความเร็วเต็มที่กับอินเทอร์เฟซ DDR3 300 MHz พร้อมคุณสมบัติ Error Correction Code (ECC) ตัวอย่างการออกแบบนี้ใช้เพื่อตรวจสอบอินเทอร์เฟซ x24 DDR3 300 MHz โปรดดาวน์โหลดโปรแกรมติดตั้ง Intel MAX 10 Development Kit และใช้ BOARD Test System (BTS) GUI เพื่อลองใช้ โปรดทราบว่าการออกแบบนี้ใช้หน่วยความจํา DDR3 และ pinout บนชุดพัฒนาจะเปลี่ยนไปตามการปรับปรุงชุดเครื่องมือของคุณ ดูการออกแบบพินเอาต์เบสไลน์ชุดเครื่องมือพัฒนา Intel MAX 10 สําหรับสคริปต์ TCL ที่มีการเปลี่ยนแปลง pinout ระหว่างการปรับปรุงชุดพัฒนาต่างๆ

รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® MAX® 10 FPGA

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus Version

16.0

IP Core (40)
คอร์ IP ประเภทคอร์ IP
IRQ Mapper QsysInterconnect
IRQ Clock Crosser QsysInterconnect
altera_jtag_avalon_master QsysInterconnect
Avalon-ST Bytes to Packets Converter QsysInterconnect
Avalon-ST Channel Adapter QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-ST JTAG Interface QsysInterconnect
Avalon-ST Packets to Bytes Converter QsysInterconnect
Reset Controller QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Avalon Packets to Transaction Converter QsysInterconnect
DDR3 SDRAM Controller with UniPHY ExternalMemoryInterfaces
Altera DDR3 Nextgen Memory Controller ExternalMemoryInterfaces
Altera Nextgen Memory Controller MM-ST Adapter ExternalMemoryInterfaces
Altera DDR3 Nextgen Memory Controller Core ExternalMemoryInterfaces
Altera DDR3 AFI Multiplexer ExternalMemoryInterfaces
DDR3 SDRAM External Memory PHY ExternalMemoryInterfaces
DDR3 SDRAM External Memory PLL/DLL/OCT block ExternalMemoryInterfaces
DDR3 SDRAM Qsys Sequencer ExternalMemoryInterfaces
Avalon-MM Master Agent QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-ST Adapter QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-ST Handshake Clock Crosser QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Burst Adapter QsysInterconnect
Memory-Mapped Width Adapter QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Modular SGDMA Dispatcher BridgesAndAdaptors
Read Master QsysInterconnect
Write Master QsysInterconnect
Avalon-MM Pipeline Bridge QsysInterconnect
Avalon-ST Pipeline Stage QsysInterconnect
Avalon-ST Dual Clock FIFO QsysInterconnect
Interval Timer Peripherals

คำอธิบายโดยละเอียด

เตรียมเทมเพลตการออกแบบในซอฟต์แวร์ Quartus Prime GUI (เวอร์ชัน 14.1 และใหม่กว่า)


หมายเหตุ: หลังจากดาวน์โหลดตัวอย่างการออกแบบแล้ว คุณต้องเตรียมเทมเพลตการออกแบบ ไฟล์ที่คุณดาวน์โหลดมาจากรูปแบบของไฟล์ <project>.par ซึ่งมีเวอร์ชันที่ถูกบีบอัดของไฟล์การออกแบบของคุณ (คล้ายกับไฟล์ .qar) และเมตาดาต้าที่ใช้อธิบายโครงการ การผสมผสานของข้อมูลนี้คือสิ่งที่ถือเป็นไฟล์ <project>.par ในรุ่นที่เผยแพร่ 16.0 หรือใหม่กว่าคุณสามารถดับเบิลคลิกที่ไฟล์ <project>.par และ Quartus จะเปิดโครงการนั้น


วิธีที่สองเมื่อต้องการนําแม่แบบโครงการมาใช้คือ ผ่านตัวช่วยสร้างโครงการใหม่ (ตัวช่วยสร้างแฟ้ม -> ตัวช่วยสร้างโครงการใหม่) หลังจากป้อนชื่อและโฟลเดอร์โครงการในแผงแรกแผงที่สองจะขอให้คุณระบุโครงการหรือเทมเพลตโครงการที่ว่างเปล่า เลือกเท็มเพลตโครงการ คุณจะเห็นรายการของโครงการแม่แบบการออกแบบที่คุณได้โหลดมาก่อนรวมถึง "การออกแบบ Pinout พื้นฐาน" ต่างๆที่มี pinout และการตั้งค่าสําหรับชุดพัฒนาที่หลากหลาย ถ้าคุณไม่เห็นแม่แบบการออกแบบของคุณในรายการ ให้คลิกบนการเชื่อมโยงที่ระบุ



เรียกดูแฟ้ม <project>.par ที่คุณดาวน์โหลด ให้คลิก ถัดไป ตามด้วย 'เสร็จสิ้น' และแม่แบบการออกแบบของคุณจะถูกติดตั้งและแสดงในบานหน้าต่าง Project Navigator ใน Quartus


หมายเหตุ: เมื่อการออกแบบถูกจัดเก็บไว้ใน Design Store เป็นแม่แบบการออกแบบ การออกแบบนั้นได้รับการทดสอบการถดถอยก่อนหน้านี้กับซอฟต์แวร์ Quartus เวอร์ชันที่ระบุไว้ การถดถอยทําให้มั่นใจได้ว่าเทมเพลตการออกแบบจะผ่านการวิเคราะห์/การสังเคราะห์/ข้อต่อ/การประกอบในขั้นตอนการออกแบบ Quartus



เตรียมเทมเพลตการออกแบบในบรรทัดคําสั่งของซอฟต์แวร์ Quartus Prime


ที่บรรทัดคําสั่ง ให้พิมพ์คําสั่งต่อไปนี้

quartus_sh --platform_install -package <project directory>/<project>.par


เมื่อกระบวนการเสร็จสิ้น แล้วพิมพ์:

quartus_sh --platform -name <project>



หมาย เหตุ:

* เวอร์ชั่น ACDS: 16.0.0 Standard


รายละเอียดการออกแบบ

ตระกูลอุปกรณ์

Intel® MAX® 10 FPGA

Quartus Edition

Intel® Quartus® Prime Standard Edition

Quartus Version

16.0