ศูนย์นักพัฒนา Intel® Stratix® 10 FPGA

ศูนย์นักพัฒนาFPGAจะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบIntel® FPGAของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ภาพรวมอุปกรณ์ Intel® Stratix® 10 GX/SX

เอกสารข้อมูลอุปกรณ์ Intel® Stratix 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Stratix 10 GX, MX และ SX Device Family

คู่มือผู้ใช้ Intel Stratix 10 Clocking และ PLL

คู่มือผู้ใช้การกําหนดค่า Intel Stratix 10

คู่มือผู้ใช้ I/O อเนกประสงค์ Intel Stratix 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel Stratix 10 รายการ

คู่มือผู้ใช้การทดสอบ Boundary-Scan Intel Stratix 10 JTAGx

คู่มือผู้ใช้ Intel Stratix 10 Logic Array Blocks และ Adaptive Logic Modules

คู่มือผู้ใช้การจัดการพลังงาน Intel Stratix 10

คู่มือผู้ใช้ Intel Stratix 10 SEU Mitigation

คู่มือผู้ใช้ตัวแปลงอนาล็อกเป็นดิจิทัล Intel Stratix 10

แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

คู่มือผู้ใช้หน่วยความจําแบบฝัง Intel Stratix 10

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix 10 L และ H-Tile PHY

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix 10 L และ H-Tile PHY

ภาพรวมอุปกรณ์ Intel Stratix 10 MX (DRAM System-in-Package)

คู่มือผู้ใช้ Ip Core Intel Stratix 10 FPGA Mailbox Client

ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10 และ Intel Stratix 10

การออกแบบอุปกรณ์ Stratix 10 ที่คํานึงถึงพลัง

แนวทางการออกแบบเค้าโครงอินเทอร์เฟซสัญญาณความเร็วสูงStratix 10

การใช้งานตัวรับส่งสัญญาณ Intel Stratix 10

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้ / หมายเหตุการใช้งาน

คู่มือผู้ใช้อีเธอร์เน็ต

คู่มือผู้ใช้ INTEL® FPGA Triple-Speed Ethernet IP Core

คู่มือผู้ใช้ Intel FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา

® คู่มือผู้ใช้ Ethernet PHY CORE Intel Stratix 10 1G/2-5G/5G/10G

คู่มือผู้ใช้ Intel Stratix 10 10GBASE-KR PHY IP Core

คู่มือผู้ใช้แกน IP อีเธอร์เน็ต Intel® Stratix 10 ความหน่วงแฝงต่ํา 40-Gbps

คู่มือผู้ใช้ IP คอร์อีเธอร์เน็ต Intel Stratix 10 ความหน่วงแฝงต่ํา 10 ตัว

คู่มือผู้ใช้ Intel Stratix 10 E-Tile Transceiver PHY

คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับ Ethernet IP Core

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 735: แนวทางการย้ายไปใช้คอร์ Ethernet 10G MAC IP ความหน่วงแฝงต่ําAltera®

AN 808: แนวทางการย้ายจาก Intel® Arria® 10 ไปยัง Intel® Stratix 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G

AN 684: แนวทางการออกแบบสําหรับ 100 Gbps - อินเทอร์เฟซ CFP2

AN 699: การใช้ชุดเครื่องมือการออกแบบ Altera Ethernet

AN 830: Intel FPGAการออกแบบที่อ้างอิงอีเธอร์เน็ตความเร็วสามเท่าและชิป PHY แบบออนบอร์ด

การฝึกอบรมและวิดีโอ

อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือสําหรับตัวประมาณค่าข้อมูลจําเพาะอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

แนวทางการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10

คู่มืออินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix 10

DDR4 Ping Pong PHY

วิธีการใช้ Package Deskew ในการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกใน Intel® Stratix 10 และ Intel® Arria® 10

คู่มือดีบักการสอบเทียบอินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10 EMIF

ตรวจสอบคู่มือการวางผังบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Altera® โดยอัตโนมัติ

วิธีประมาณความหน่วงของเส้นทางอินพุตและเอาต์พุต Intel® Arria 10 / Intel® Stratix 10 PHYLite

วิธีกําหนดค่าข้อจํากัดการหน่วงเวลาอินพุตและเอาต์พุต Intel® Arria 10 / Intel® Stratix 10 Altera PHYLITE

ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® Arria 10 และอุปกรณ์ Intel® Stratix 10

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การใช้งาน

วิดีโอเริ่มต้นใช้งานด่วน
IP ซีเรียลอื่นๆ
วิดีโอเริ่มต้นใช้งานด่วน Intel FPGA JESD204B IP

3. การวางแผนการออกแบบ

เอกสาร

4. รายการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอตัวสังเคราะห์ที่สุกแล้วที่ช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด หากคุณยังใหม่ในภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

Verilog

VHDL

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มาพร้อมเทมเพลต Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้เทมเพลตเหล่านี้ โปรดดูที่ "การใช้เทมเพลต HDL ที่ให้มา" ใน คู่มือ Intel Quartus Prime Pro

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ยังมาพร้อมกับ Intel® High Level Synthesis Compiler ที่สังเคราะห์ฟังก์ชัน C++ ในการปรับใช้งาน RTL ที่ปรับให้เหมาะสําหรับผลิตภัณฑ์Intel® FPGA

5. การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้การจําลองจากผู้ผลิตรายอื่น (Intel Quartus Prime Pro Edition)

การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

คู่มือผู้ใช้ชุด IP การตรวจสอบAvalon®

คู่มือผู้ใช้ Mentor Verification IP Intel FPGA Edition AMBA* AXI3 และ AXI4

การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์Intel FPGA

ModelSim - การจําลองและการดีบักชั้นนํา

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

811: การใช้การจําลอง Avery BFM สําหรับ PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix® 10

AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 508: แนวทางการออกแบบเสียงรบกวนสวิตช์พร้อมกัน (SSN) Cyclone® III

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์Intel FPGAด้วยรุ่น IBIS

การจําลองการออกแบบIntel FPGA

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

การฝึกอบรมและวิดีโอ

บทแนะนํา Hyper-Retiming

ขจัดอุปสรรคในการปรับระดับ Hyper-Retiming

บทนําสู่การคอมไพล์แบบเพิ่มหน่วย

การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel® Quartus® Prime Pro: บทนํา

การคอมไพล์แบบบล็อกแบบเพิ่มหน่วยในซอฟต์แวร์ Quartus Prime Pro: การแบ่งพาร์ติชันการออกแบบ

การปรับแต่งประสิทธิภาพขั้นสูงด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex™

เทคนิคการเพิ่มประสิทธิภาพ Hyper-1: การวิเคราะห์ลูปและโซลูชัน

เทคนิคการเพิ่มประสิทธิภาพ Hyper-2: การคํานวณก่อน

เทคนิคการเพิ่มประสิทธิภาพ Hyper-3: การย่อยสลายของShannon

บทนําสู่ Hyper-Optimization

ซอฟต์แวร์ Intel Quartus Prime โฟลว์การออกแบบ Hyper-Aware

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Pipelining

การเพิ่มประสิทธิภาพด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex

การออกแบบ Intel® Stratix 10 Hyperflex: การวิเคราะห์ห่วงโซ่ที่สําคัญ

เวิร์คช็อปการเพิ่มประสิทธิภาพIntel Hyperflex FPGA

การใช้การคอมไพล์แบบกรอไปข้างหน้าสําหรับสถาปัตยกรรมIntel Hyperflex

7. การวิเคราะห์เวลา

เอกสาร

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้สําหรับนักเขียนโปรแกรม: Intel Quartus Prime Pro Edition

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ IP Core Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag)

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักซอฟต์แวร์ที่ปรับได้FPGAและการวิเคราะห์ประสิทธิภาพ

System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ

AN 446: การดีบักระบบNios® IIด้วย SignalTap II Logic Analyzer

AN 799: การดีบักการออกแบบIntel® Arria® 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Intel FPGA

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP

การฝึกอบรมและวิดีโอ

การดีบักและการสื่อสารกับFPGAโดยใช้ฟังก์ชันเสมือน JTAG

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus®

เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG

Quartus In Systems Sources และ Probes Debug Flow

การดีบัก U-Boot Console และ FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ

ดีบักเซ็นเซอร์อุณหภูมิ Intel® Arria 10

การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Arria 10

วิธีการดีบักAltera®ปัญหาการซิงโครไนซ์การเชื่อมต่อความเร็วอีเธอร์เน็ตสามเท่า

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Altera Quartus II

ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่าFPGAs Intel

ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*

ลูปเปเปอร์ตัวรับส่งสัญญาณ Altera พร้อมแหล่งข้อมูลและหัววัดในระบบ

เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้Nios

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้