ศูนย์นักพัฒนา Stratix® 10 FPGA

FPGA Developer Center ได้รับการจัดระเบียบตามขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อทําให้การออกแบบ FPGA ของคุณสมบูรณ์แบบ ขั้นตอนการออกแบบแต่ละขั้นตอนมีรายละเอียดในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณเลือกและย้ายระหว่างอุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ภาพรวมอุปกรณ์ Stratix® 10 GX/SX

ตารางข้อมูลอุปกรณ์ Stratix® 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Stratix® 10 GX, MX และ SX

คู่มือผู้ใช้ Stratix® 10 Clocking และ PLL

คู่มือผู้ใช้การกําหนดค่า Stratix® 10

คู่มือผู้ใช้ I/O เพื่อการใช้งานทั่วไป Stratix® 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Stratix® 10

คู่มือผู้ใช้การทดสอบ Boundary-Scan Stratix® 10 JTAG

คู่มือผู้ใช้บล็อกอาร์เรย์ลอจิก Stratix® 10 และโมดูลลอจิกแบบปรับได้

คู่มือผู้ใช้การจัดการพลังงาน Stratix® 10

คู่มือผู้ใช้การบรรเทา SEU Stratix® 10

คู่มือผู้ใช้ตัวแปลงสัญญาณแอนะล็อก Stratix® 10 เป็นดิจิตอล

แนวทางการออกแบบอุปกรณ์ Stratix® 10

คู่มือผู้ใช้หน่วยความจําแบบฝัง Stratix® 10

คู่มือผู้ใช้ Stratix® 10 ตัวรับส่งสัญญาณ L- และ H-Tile PHY

ภาพรวมอุปกรณ์ Stratix® 10 MX (DRAM System-in-Package)

คู่มือผู้ใช้ Mailbox Client Stratix® 10 FPGA IP Core

AN 692: ข้อพิจารณาในการจัดลําดับพลังงานสําหรับ Agilex™, Stratix® 10, Cyclone® 10 GX และ Arria® 10 และอุปกรณ์

AN 766: แนวทางการออกแบบเลย์เอาต์ของอินเทอร์เฟซสัญญาณความเร็วสูง Stratix® 10

AN 778: การใช้งานตัวรับส่งสัญญาณ 10 L-Tile/H-Tile Stratix®
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การกําหนดค่าสําหรับอุปกรณ์ Stratix® 10

Stratix® 10 พื้นฐานของตัวรับส่งสัญญาณ
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา

ชุดเครื่องมือพัฒนา FPGA GX Stratix® 10

ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ Stratix® 10 GX

ชุดพัฒนา SoC SX Stratix® 10
ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ Stratix® 10 TX
ชุดพัฒนา FPGA MX Stratix® 10
ชุดพัฒนา FPGA DX Stratix® 10
ดูทั้งหมด แสดงน้อยลง

2.โปรโตคอลอินเตอร์เฟซ

เอกสาร

คู่มือผู้ใช้
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ IP อินเทอร์เฟซหน่วยความจําภายนอก Stratix® 10

คู่มือผู้ใช้ Stratix® 10 MX HBM2 IP

คู่มือผู้ใช้ FPGA PHYLite สําหรับอินเทอร์เฟซแบบขนาน IP Core
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
คู่มือผู้ใช้อีเธอร์เน็ต

คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า FPGA

คู่มือผู้ใช้ FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา

คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตหลายอัตรา PHY Stratix® 10 1G/2-5G/5G/10G

คู่มือผู้ใช้คอร์ IP Stratix® 10 10GBASE-KR PHY

คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ต 40-Gbps ความหน่วงแฝงต่ํา 10 Stratix®

คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา 100 Gbps Stratix®

คู่มือผู้ใช้ Stratix® 10 E-Tile ตัวรับส่งสัญญาณ PHY

คู่มือผู้ใช้ Stratix® 10 H-Tile Hard IP สําหรับคอร์ IP อีเธอร์เน็ต

AN 735: แนวทางการย้ายคอร์ IP MAC Ethernet 10G การหน่วงเวลาต่ํา Altera®

AN 808: แนวทางการย้ายจาก Arria® 10 เป็น Stratix® 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G

AN 830: การออกแบบอ้างอิงชิป PHY อีเธอร์เน็ตความเร็วสามเท่าและ FPGA ออนบอร์ด
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
PCI Express*

คู่มือผู้ใช้อินเทอร์เฟซ Stratix® 10 Avalon®-MM สําหรับโซลูชัน PCIe*

อินเทอร์เฟซ Stratix® 10 Avalon-ST และ Single Root I/O Virtualization (SRIOV) สําหรับคู่มือผู้ใช้โซลูชัน PCIe

คู่มือผู้ใช้การปรับใช้ Stratix® 10 Configuration via Protocol (CvP)
ดูทั้งหมด แสดงน้อยลง
หมายเหตุของแอพพลิเคชั่น
IP แบบอนุกรมอื่นๆ

AN 782: คุณสมบัติ Interlaken IP Core และความแตกต่างของอินเทอร์เฟซระหว่างอุปกรณ์ Stratix® 10, Arria® 10 และ Stratix V

AN 804: การปรับใช้การออกแบบมัลติลิงก์ Stratix® ADC JESD204B พร้อม JESD204B RX IP Core

AN 809: คุณสมบัติ SerialLite III IP Core และความแตกต่างของอินเทอร์เฟซระหว่าง Stratix® 10, Arria® 10 และ Stratix V
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
ตัวรับส่งสัญญาณ PHY

คู่มือผู้ใช้ Stratix® 10 ตัวรับส่งสัญญาณ L- และ H-Tile PHY
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
การประมวลผลสัญญาณดิจิตอล (DSP)

คู่มือผู้ใช้คอร์ IP LDPC

คู่มือผู้ใช้ ALTERA_CORDIC IP Core

คู่มือผู้ใช้คอร์ IP BCH

คู่มือผู้ใช้คอร์ IP FFT

คู่มือผู้ใช้คอร์ IP FIR II

คู่มือผู้ใช้คอร์ IP Viterbi

คู่มือผู้ใช้คอร์ IP เทอร์โบ

คู่มือผู้ใช้คอร์ IP จุดตรึง (ALTERA_FIXEDPOINT_FUNCTIONS)

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้คอร์ IP NCO

คู่มือผู้ใช้คอร์ IP ตัวสร้างตัวเลขแบบสุ่ม
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้ FPGA SDI II IP Core
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
เสียงและวิดีโอ

คู่มือผู้ใช้ IP อุปกรณ์ต่อพ่วงในตัว
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
อีเธอร์เน็ต

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 100G ความหน่วงต่ํา Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ 10G MAC Ethernet 10G การหน่วงเวลาต่ําสําหรับอุปกรณ์ Stratix® 10 FPGA

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 40G ความหน่วงต่ํา 10 Stratix®

คู่มือผู้ใช้ตัวอย่างการออกแบบ Stratix® 10 H-Tile Hard IP สําหรับ Ethernet
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
PCI Express*

คู่มือผู้ใช้ตัวอย่างการออกแบบ Stratix® 10 Avalon®-MM Hard IP สําหรับ PCIe*

คู่มือผู้ใช้ตัวอย่างการออกแบบ Stratix® 10 Avalon-ST Hard IP สําหรับ PCIe
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้ตัวอย่างการออกแบบ
IP แบบอนุกรมอื่นๆ

คู่มือผู้ใช้ตัวอย่างการออกแบบคอร์ IP Interlaken (เจนเนอเรชันที่ 2)

คู่มือผู้ใช้ตัวอย่างการออกแบบ FPGA JESD204B สําหรับอุปกรณ์ Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Core JESD204B

คู่มือผู้ใช้ตัวอย่างการออกแบบ SerialLite III Streaming IP Core สําหรับอุปกรณ์ Stratix® 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือสําหรับเครื่องประมาณค่า Spec Estimator ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Stratix® 10

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Stratix® 10 MX: บทนํา สถาปัตยกรรม

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Stratix® 10 MX: คุณสมบัติ HBMC

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Stratix® 10 MX: การปรับใช้
ดูทั้งหมด แสดงน้อยลง

การออกแบบอ้างอิง
PCI Express*

การออกแบบอ้างอิง: Gen3x8 AVMM DMA - Stratix® 10
ดูทั้งหมด แสดงน้อยลง

3.การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้เริ่มต้นใช้งาน: Quartus® Prime Pro Edition

คู่มือผู้ใช้ Platform Designer: Quartus® Prime Pro Edition

DSP Builder สําหรับ FPGAs

แนวทางการออกแบบอุปกรณ์ Stratix® 10

AN 821: การวางแผนอินเทอร์เฟซสําหรับ Stratix® 10 FPGAs
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่ง่ายและรวดเร็วด้วยผู้วางแผนอินเตอร์เฟซ
ดูทั้งหมด แสดงน้อยลง

4.รายการการออกแบบ

เอกสาร

ซอฟต์แวร์ Quartus® Prime Pro Edition นําเสนอการสังเคราะห์ที่สมบูรณ์ซึ่งช่วยให้คุณสามารถป้อนการออกแบบของคุณด้วยความยืดหยุ่นสูงสุด ถ้าคุณเพิ่งเริ่มใช้ภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

ซอฟต์แวร์ Quartus® Prime Pro Edition มีแม่แบบ Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้แม่แบบเหล่านี้ โปรดดูที่ส่วน "การใช้แม่แบบ HDL ที่ให้มา" ของคู่มือ Quartus® Prime Pro

ซอฟต์แวร์การออกแบบ Quartus® Prime ยังมาพร้อมกับ High Level Synthesis Compiler ซึ่งสังเคราะห์ฟังก์ชัน C++ เป็นการใช้งาน RTL ที่ปรับให้เหมาะสมสําหรับผลิตภัณฑ์ FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือผู้ใช้คําแนะนําในการออกแบบ: Quartus® Prime Pro Edition

คู่มือเริ่มต้นใช้งานสําหรับเริ่มต้นใช้งานคอมไพเลอร์การสังเคราะห์ระดับสูง

คู่มือผู้ใช้คอมไพเลอร์การสังเคราะห์ระดับสูง

คู่มือผู้ใช้การเขียนสคริปต์: Quartus® Prime Pro Edition

Cookbook การสังเคราะห์ขั้นสูง

คู่มือแนวทางปฏิบัติที่ดีที่สุดของคอมไพเลอร์การสังเคราะห์ระดับสูง

คู่มืออ้างอิงคอมไพเลอร์การสังเคราะห์ระดับสูง

บันทึกย่อประจํารุ่นคอมไพเลอร์การสังเคราะห์ระดับสูง

การใช้คุณประโยชน์ของเครือข่ายบนสถาปัตยกรรมของชิปสําหรับการออกแบบระบบ FPGA
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบการสอน Platform Designer Pro สําหรับ Arria® 10 FPGA

ตัวอย่างการออกแบบการสอน Platform Designer สําหรับ Arria® 10 FPGA

ตัวอย่างการออกแบบการสอน Platform Designer

ตัวอย่างการออกแบบ Quartus®
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus® Prime: บทนํา

บทนําสําหรับ Verilog HDL

พื้นฐาน Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog ด้วยซอฟต์แวร์ Quartus® II

ข้อมูลเบื้องต้นเกี่ยวกับ VHDL

บทนําสําหรับนักออกแบบแพลตฟอร์ม

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Quartus® Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: การเริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus® Prime
ดูทั้งหมด แสดงน้อยลง
ดาวน์โหลดซอฟต์แวร์

ศูนย์ดาวน์โหลดสําหรับซอฟต์แวร์ Quartus® Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5.การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้ Quartus® Prime Pro Edition: การจําลองของบุคคลที่สาม

การจําลองแบบเริ่มใช้งานอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

คู่มือผู้ใช้ Avalon® Verification IP Suite

การติดตั้งและสิทธิ์การใช้งานซอฟต์แวร์ Altera® FPGA

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

AN 811: การใช้ Avery BFM สําหรับการจําลอง PCI Express* Gen3x16 บนอุปกรณ์ Stratix® 10

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์ FPGA ด้วยรุ่น IBIS
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบ Avalon® Verification IP Suite
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การจําลองส่วนประกอบและระบบ

ชุดตรวจสอบ Avalon®

การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Stratix® 10
ดูทั้งหมด แสดงน้อยลง
วิกิ FPGA

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง
ดูทั้งหมด แสดงน้อยลง
ดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์ Quartus®
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้ Compiler: Quartus® Prime Pro Edition

คู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Quartus® Prime Pro Edition

คู่มือผู้ใช้การสังเคราะห์ของบริษัทอื่น: Quartus® Prime Pro Edition

คู่มือผู้ใช้ที่มีข้อจํากัดด้านการออกแบบ: Quartus® Prime Pro Edition

คู่มือผู้ใช้การออกแบบแบบบล็อก: Quartus® Prime Pro Edition

คู่มือผู้ใช้การกําหนดค่าใหม่บางส่วน: Quartus® Prime Pro Edition

DSP Builder สําหรับ FPGAs

คู่มือการออกแบบประสิทธิภาพสูง Stratix® 10

ตารางข้อมูลอุปกรณ์ Stratix® 10

แนวทางการออกแบบอุปกรณ์ Stratix® 10

AN 716: Hyper-Optimization สําหรับการออกแบบ Stratix® 10

AN 715: Hyper-Pipelining สําหรับการออกแบบ Stratix® 10
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Retiming

ขจัดอุปสรรคของ Hyper-Retiming

บทนําสําหรับการคอมไพล์ Incremental

การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus® Prime Pro: บทนํา

การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus® Prime Pro: การแบ่งพาร์ติชันการออกแบบ

การปรับแต่งประสิทธิภาพขั้นสูงด้วยสถาปัตยกรรม Stratix® 10 FPGA Hyperflex™

เทคนิค Hyper-Optimization 1: การวิเคราะห์ลูปและโซลูชัน

เทคนิค Hyper-Optimization 2: การคํานวณล่วงหน้า

เทคนิค Hyper-Optimization 3: Decomposition ของ Shannon

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Optimization

ขั้นตอนการออกแบบ Hyper-Aware ของซอฟต์แวร์ Quartus® Prime

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Pipelining

การเพิ่มประสิทธิภาพด้วยสถาปัตยกรรม Stratix® 10 FPGA Hyperflex

Stratix® 10 Hyperflex Design: การวิเคราะห์โซ่ที่สําคัญ

เวิร์กช็อปการเพิ่มประสิทธิภาพ FPGA Hyperflex

การใช้ Fast Forward Compile สําหรับสถาปัตยกรรม Hyperflex
ดูทั้งหมด แสดงน้อยลง

7.การวิเคราะห์การกําหนดเวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ภาพรวมการวิเคราะห์การกําหนดเวลา

คู่มือผู้ใช้ Timing Analyzer (Quartus® Prime Pro Edition)

คู่มืออ้างอิงการเขียนสคริปต์ Quartus® II

คู่มืออ้างอิง SDC และ TimeQuest API

Quartus® Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจเกี่ยวกับเวลาเอาต์พุต I/O สําหรับอุปกรณ์ Altera®

AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม TimeQuest

AN 433: การจํากัดและการวิเคราะห์อินเทอร์เฟซแหล่งการซิงโครไนซ์

AN 775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Timing Analyzer
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์การจับเวลา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 2: คอลเล็คชั่น SDC
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดสัญญาณนาฬิกา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Quartus® Prime Pro - ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา
การวิเคราะห์การกําหนดเวลา: การบรรยาย
การวิเคราะห์การกําหนดเวลา: ห้องปฏิบัติการในมือ
การปิดเวลา FPGA: การบรรยาย
การปิดเวลา FPGA: ห้องปฏิบัติการลงมือ
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

อินเทอร์เฟซแหล่งการซิงโครไนซ์ระหว่าง FPGA FPGAs

การวิเคราะห์แหล่งที่มาแบบซิงโครนัสกับ TimeQuest

จํากัดอินเทอร์เฟซอินพุต Edge Aligned Source Synch ใน TimeQuest

อินเทอร์เฟซอินพุตแบบซิงโครนัสแหล่งที่ปรับให้สอดคล้องของศูนย์ใน TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้โปรแกรมเมอร์: Quartus® Prime Pro Edition

การวิเคราะห์และแก้ไขจุดบกพร่องของการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้เครื่องมือดีบัก: Quartus® Prime Pro Edition

คู่มือผู้ใช้ FPGA Virtual JTAG (FPGA_virtual_jtag) IP Core

การวิเคราะห์และแก้ไขจุดบกพร่องของการออกแบบด้วยคอนโซลระบบ

การดีบักและการวิเคราะห์ประสิทธิภาพซอฟต์แวร์แบบปรับได้ FPGA

มาโครเซลล์ติดตามระบบให้ประโยชน์ที่สําคัญสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด FPGA USB

คู่มือผู้ใช้ FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

AN 323: การใช้ตัววิเคราะห์ลอจิกแบบฝัง SignalTap II ในระบบ SOPC Builder ไฟล์การออกแบบ

AN 446: การดีบักระบบ Nios® II ด้วยตัววิเคราะห์ลอจิก SignalTap II

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC FPGA

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบัก Nios II ซอฟต์แวร์โดยใช้ตัวดีบักเกอร์ Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การแก้ไขจุดบกพร่องด้วยคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

การดีบักด้วยคอนโซลระบบผ่านตัวอย่างการออกแบบ TCP/IP (SCTCP)
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบัก และอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus®
ดูทั้งหมด แสดงน้อยลง

วิกิ FPGA

บอร์ดและชุดพัฒนา

คอนโซลระบบ

Arria® 10 EMIF Debug GUI

Arria® 10 การดีบักหลาย EMIF
ดูทั้งหมด แสดงน้อยลง

ดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์การตั้งโปรแกรม FPGA

ซอฟต์แวร์ FPGA Jam™ STAPL

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์

ซอฟต์แวร์ MAX+PLUS® II

FPGA ซอฟต์แวร์รุ่นเก่า

Quartus® Prime Software Stand-Alone Programmer

FPGA ซอฟต์แวร์โปรแกรมเมอร์แบบสแตนด์อโลน

ซอฟต์แวร์ Quartus® Prime
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้