ศูนย์นักพัฒนา Intel® Stratix® 10 FPGA

ศูนย์นักพัฒนาFPGAจะจัดให้อยู่ในขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีแหล่งข้อมูลต่างๆ เพื่อการออกแบบIntel® FPGAของคุณให้เสร็จสมบูรณ์ แต่ละขั้นตอนการออกแบบมีรายละเอียดอยู่ในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณสามารถเลือกและย้ายระหว่างซีรีส์อุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

ศูนย์นักพัฒนาIntel® Agilex™ FPGA ศูนย์นักพัฒนา Intel® Stratix® 10 ศูนย์นักพัฒนา Intel® Arria® 10 ® ศูนย์นักพัฒนา Intel Cyclone 10 ศูนย์นักพัฒนา Intel® Max® 10

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ภาพรวมอุปกรณ์ Intel® Stratix® 10 GX/SX

เอกสารข้อมูลอุปกรณ์ Intel® Stratix 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Stratix 10 GX, MX และ SX Device Family

คู่มือผู้ใช้ Intel Stratix 10 Clocking และ PLL

คู่มือผู้ใช้การกําหนดค่า Intel Stratix 10

คู่มือผู้ใช้ I/O อเนกประสงค์ Intel Stratix 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel Stratix 10 รายการ

คู่มือผู้ใช้การทดสอบ Boundary-Scan Intel Stratix 10 JTAGx

คู่มือผู้ใช้ Intel Stratix 10 Logic Array Blocks และ Adaptive Logic Modules

คู่มือผู้ใช้การจัดการพลังงาน Intel Stratix 10

คู่มือผู้ใช้ Intel Stratix 10 SEU Mitigation

คู่มือผู้ใช้ตัวแปลงอนาล็อกเป็นดิจิทัล Intel Stratix 10

แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

คู่มือผู้ใช้หน่วยความจําแบบฝัง Intel Stratix 10

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix 10 L และ H-Tile PHY

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix 10 L และ H-Tile PHY

ภาพรวมอุปกรณ์ Intel Stratix 10 MX (DRAM System-in-Package)

คู่มือผู้ใช้ Ip Core Intel Stratix 10 FPGA Mailbox Client

ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10 และ Intel Stratix 10

การออกแบบอุปกรณ์ Stratix 10 ที่คํานึงถึงพลัง

แนวทางการออกแบบเค้าโครงอินเทอร์เฟซสัญญาณความเร็วสูงStratix 10

การใช้งานตัวรับส่งสัญญาณ Intel Stratix 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การกําหนดค่าสําหรับอุปกรณ์ Intel® Stratix® 10

ข้อมูลพื้นฐานเกี่ยวกับตัวรับส่งสัญญาณ Intel® Stratix 10
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา

ชุดพัฒนาFPGA GX Intel® Stratix® 10

ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ GX Intel® Stratix 10

ชุดพัฒนา SoC Intel® Stratix 10 SX
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

คู่มือดีบักฮาร์ดแวร์ Intel® Arria® 10 และ Intel® Stratix® 10 EMIF
ดูทั้งหมด แสดงน้อยลง

2. โปรโตคอลอินเทอร์เฟซ

เอกสาร

คู่มือผู้ใช้
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10 อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้ Intel Stratix 10 MX HBM2 IP

Intel FPGA PHYLite สําหรับอินเทอร์เฟซแบบขนาน คู่มือผู้ใช้ IP Core
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
คู่มือผู้ใช้อีเธอร์เน็ต

คู่มือผู้ใช้ INTEL® FPGA Triple-Speed Ethernet IP Core

คู่มือผู้ใช้ Intel FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา

® คู่มือผู้ใช้ Ethernet PHY CORE Intel Stratix 10 1G/2-5G/5G/10G

คู่มือผู้ใช้ Intel Stratix 10 10GBASE-KR PHY IP Core

คู่มือผู้ใช้แกน IP อีเธอร์เน็ต Intel® Stratix 10 ความหน่วงแฝงต่ํา 40-Gbps

คู่มือผู้ใช้ IP คอร์อีเธอร์เน็ต Intel Stratix 10 ความหน่วงแฝงต่ํา 10 ตัว

คู่มือผู้ใช้ Intel Stratix 10 E-Tile Transceiver PHY

คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับ Ethernet IP Core

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 735: แนวทางการย้ายไปใช้คอร์ Ethernet 10G MAC IP ความหน่วงแฝงต่ําAltera®

AN 808: แนวทางการย้ายจาก Intel® Arria® 10 ไปยัง Intel® Stratix 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G

AN 684: แนวทางการออกแบบสําหรับ 100 Gbps - อินเทอร์เฟซ CFP2

AN 699: การใช้ชุดเครื่องมือการออกแบบ Altera Ethernet

AN 830: Intel FPGAการออกแบบที่อ้างอิงอีเธอร์เน็ตความเร็วสามเท่าและชิป PHY แบบออนบอร์ด
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
PCI Express*

คู่มือผู้ใช้อินเทอร์เฟซ Avalon®-MM Intel® Stratix® 10 สําหรับโซลูชัน PCIe*

คู่มือผู้ใช้ Intel Stratix 10 Avalon-ST และ Single Root I/O Virtualization (SRIOV) สําหรับโซลูชัน PCIe

คู่มือผู้ใช้การปรับใช้ Intel Stratix 10 การกําหนดค่าผ่านโปรโตคอล (CvP)
ดูทั้งหมด แสดงน้อยลง
หมายเหตุการใช้งาน
IP ซีเรียลอื่นๆ

782: คุณสมบัติ Interlaken IP Core และความแตกต่างของอินเทอร์เฟซระหว่างอุปกรณ์ Stratix® 10, Arria® 10 และ Stratix V

804: การปรับใช้ ADC- การออกแบบมัลติลิงก์ Intel® Stratix 10 ด้วย JESD204B RX IP Core

809: คุณสมบัติ IP Core SerialLite III และความแตกต่างของอินเทอร์เฟซระหว่าง Stratix 10, Arria 10 และ Stratix V
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
PHY ตัวรับส่งสัญญาณ

คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel® Stratix® 10 L และ H-Tile PHY
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
การประมวลผลสัญญาณดิจิทัล (DSP)

คู่มือผู้ใช้ LDPC IP Core

คู่มือผู้ใช้ Intel FPGA_CORDIC IP Core

คู่มือผู้ใช้ BCH IP Core

คู่มือผู้ใช้ FFT IP Core

คู่มือผู้ใช้ FIR II IP Core

คู่มือผู้ใช้ Viterbi IP Core

คู่มือผู้ใช้คอร์ Turbo IP

คู่มือผู้ใช้คอร์ IP จุดตรึง (ALTERA_FIXEDPOINT_FUNCTIONS)

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้ NCO IP Core

คู่มือผู้ใช้คอร์ตัวสร้างหมายเลขแบบสุ่ม IP
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้ Intel® FPGA SDI II IP Core
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
เสียงและวิดีโอ

คู่มือผู้ใช้อุปกรณ์ต่อพ่วงแบบฝัง
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
อี เธอร์เน็ต

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต Intel® Stratix® 10 ความหน่วงแฝงต่ํา 100G

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 10G MAC ความหน่วงแฝงต่ําIntel FPGAสําหรับอุปกรณ์ Intel Stratix 10

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต Intel® Stratix 10 ความหน่วงแฝงต่ํา 40G

คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับตัวอย่างการออกแบบอีเธอร์เน็ต

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต 10G MAC ความหน่วงแฝงต่ําIntel FPGAสําหรับอุปกรณ์ Intel Stratix 10
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
PCI Express*

คู่มือผู้ใช้ตัวอย่างฮาร์ด IP Avalon®-MM Intel® Stratix® 10 Avalon® สําหรับ PCIe*

คู่มือผู้ใช้ Intel Stratix 10 Avalon-ST Hard IP สําหรับการออกแบบ PCIe
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้ตัวอย่างการออกแบบ
IP ซีเรียลอื่นๆ

คู่มือผู้ใช้ตัวอย่างการออกแบบ Interlaken IP Core (เจนเนอเรชั่น 2)

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® FPGA JESD204B สําหรับอุปกรณ์ Intel Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบคอร์ IP JESD204B

คู่มือผู้ใช้ตัวอย่างการออกแบบแกน IP SerialLite III Streaming สําหรับอุปกรณ์ Intel Stratix 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือสําหรับตัวประมาณค่าข้อมูลจําเพาะอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

แนวทางการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10

คู่มืออินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix 10

DDR4 Ping Pong PHY

วิธีการใช้ Package Deskew ในการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกใน Intel® Stratix 10 และ Intel® Arria® 10

คู่มือดีบักการสอบเทียบอินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10 EMIF

ตรวจสอบคู่มือการวางผังบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Altera® โดยอัตโนมัติ

วิธีประมาณความหน่วงของเส้นทางอินพุตและเอาต์พุต Intel® Arria 10 / Intel® Stratix 10 PHYLite

วิธีกําหนดค่าข้อจํากัดการหน่วงเวลาอินพุตและเอาต์พุต Intel® Arria 10 / Intel® Stratix 10 Altera PHYLITE

ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® Arria 10 และอุปกรณ์ Intel® Stratix 10

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC

อินเทอร์เฟซหน่วยความจําแบนด์วิดธ์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การใช้งาน
ดูทั้งหมด แสดงน้อยลง
วิดีโอเริ่มต้นใช้งานด่วน
IP ซีเรียลอื่นๆ
วิดีโอเริ่มต้นใช้งานด่วน Intel FPGA JESD204B IP
ดูทั้งหมด แสดงน้อยลง
Intel FPGA Wiki
อินเทอร์เฟซหน่วยความจําภายนอก

ตัวเลือกอุปกรณ์ EMIF

Intel® Stratix® 10 HBM2

คู่มือดีบักฮาร์ดแวร์ Intel® Arria® 10 และ Intel® Stratix 10 EMIF

GUI ดีบัก Intel® Stratix 10 EMIF

คู่มือเครื่องมือพารามิเตอร์ Board Skew

การตรวจสอบเค้าโครง EMIF อัตโนมัติ
ดูทั้งหมด แสดงน้อยลง

การออกแบบอ้างอิง
PCI Express*

การออกแบบอ้างอิง: Gen3x8 AVMM DMA - Stratix® 10
ดูทั้งหมด แสดงน้อยลง

3. การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้เริ่มต้นใช้งาน: Intel® Quartus® Prime Pro Edition

คู่มือผู้ใช้ Platform Designer: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

AN 821: การวางแผนอินเทอร์เฟซสําหรับIntel Stratix 10 FPGAs
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ส่วนการออกแบบที่อ้างอิง BluePrint 1

ส่วนการออกแบบที่อ้างอิง BluePrint 2
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยตัววางแผนอินเทอร์เฟซ

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 1 จาก 2

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก ส่วนที่ 2 จาก 2

AERP - ทรัพยากร Intel FPGA EMIF (อินเทอร์เฟซหน่วยความจําภายนอก) และเครื่องมือวางแผนพิน

จัดการ Device I/O ด้วยเครื่องมือตัววางแผนพินในซอฟต์แวร์ Quartus® II
ดูทั้งหมด แสดงน้อยลง
ชุดพัฒนา

ชุดพัฒนาFPGA GX Intel® Stratix® 10

ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ GX Intel® Stratix 10

ชุดพัฒนา SoC Intel® Stratix 10 SX
ดูทั้งหมด แสดงน้อยลง
Intel FPGA Wiki

Intel FPGAทรัพยากร EMIF และเครื่องมือวางแผนพิน

ตัวเลือกอุปกรณ์ Intel® Stratix® 10 EMIF
ดูทั้งหมด แสดงน้อยลง

4. รายการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอตัวสังเคราะห์ที่สุกแล้วที่ช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด หากคุณยังใหม่ในภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

Verilog

VHDL

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มาพร้อมเทมเพลต Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้เทมเพลตเหล่านี้ โปรดดูที่ "การใช้เทมเพลต HDL ที่ให้มา" ใน คู่มือ Intel Quartus Prime Pro

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ยังมาพร้อมกับ Intel® High Level Synthesis Compiler ที่สังเคราะห์ฟังก์ชัน C++ ในการปรับใช้งาน RTL ที่ปรับให้เหมาะสําหรับผลิตภัณฑ์Intel® FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือผู้ใช้ที่แนะนําการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือเริ่มต้นใช้งานIntel High Level Synthesis Compiler

คู่มือผู้ใช้ Intel High Level Synthesis Compiler

คู่มือผู้ใช้การเขียนสคริปต์: Intel Quartus Prime Pro Edition

Cookbook การสังเคราะห์ขั้นสูง

คู่มือแนวทางปฏิบัติที่ดีที่สุดIntel High Level Synthesis Compiler

คู่มืออ้างอิงIntel High Level Synthesis Compiler

หมายเหตุรีลีสIntel High Level Synthesis Compiler

การประยุกต์ใช้ประโยชน์ของเครือข่ายบนสถาปัตยกรรมชิปเพื่อFPGAการออกแบบระบบ
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบบทช่วยสอน Platform Designer Pro สําหรับFPGA Intel® Arria® 10 (.zip)

ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer สําหรับFPGA Intel Arria 10 (.zip)

ตัวอย่างการออกแบบบทช่วยสอนของ Platform Designer (.zip)

ตัวอย่าง VHDL

ตัวอย่าง Verilog

ตัวอย่างการออกแบบ Quartus®
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus® Prime: บทแนะนํา

ข้อมูลเบื้องต้นเกี่ยวกับ Verilog HDL

ข้อมูลพื้นฐานเกี่ยวกับ Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog พร้อมซอฟต์แวร์ Quartus II

บทนําเกี่ยวกับ VHDL

ข้อมูลพื้นฐานเกี่ยวกับ VHDL

เทคนิคการออกแบบ VHDL ขั้นสูง

ข้อมูลเบื้องต้นเกี่ยวกับ Platform Designer

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Intel® Quartus Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: เริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus Prime

แนวทางการออกแบบความเร็วสูงที่ดี
ดูทั้งหมด แสดงน้อยลง
การดาวน์โหลดซอฟต์แวร์

ศูนย์การดาวน์โหลดสําหรับซอฟต์แวร์ Intel® Quartus® Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5. การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้การจําลองจากผู้ผลิตรายอื่น (Intel Quartus Prime Pro Edition)

การจําลองเริ่มต้นอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

คู่มือผู้ใช้ชุด IP การตรวจสอบAvalon®

คู่มือผู้ใช้ Mentor Verification IP Intel FPGA Edition AMBA* AXI3 และ AXI4

การติดตั้งและการอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์Intel FPGA

ModelSim - การจําลองและการดีบักชั้นนํา

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

811: การใช้การจําลอง Avery BFM สําหรับ PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix® 10

AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 508: แนวทางการออกแบบเสียงรบกวนสวิตช์พร้อมกัน (SSN) Cyclone® III

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์Intel FPGAด้วยรุ่น IBIS

การจําลองการออกแบบIntel FPGA
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบชุด IP การตรวจสอบAvalon®
ตัวอย่างการออกแบบชุด IP การตรวจสอบAvalonใน Arria® 10
ตัวอย่างการออกแบบการจําลอง/การคอมไพล์อินสแตนซ์ SDI II Quad อัตราสามเท่า
การจําลอง ASMI Block ในการออกแบบของคุณสําหรับอุปกรณ์ Arria 10
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: ส่วนประกอบและการจําลองระบบ

การสาธิตซอฟต์แวร์การออกแบบออนไลน์

ชุดการตรวจสอบAvalon®

การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

ภาพรวมซอฟต์แวร์ ModelSim* ของ Mentor Graphic

การสร้าง Testbench ด้วยเครื่องมือจําลอง Altera-ModelSim

การจําลอง SoC HPS DDR3 Core

วิธีการตั้งค่าการจําลอง RTL ใน Quartus, Qsys และโปรแกรมจําลองของบุคคลที่สาม

การจําลอง Ping Pong PHY DDR3
ดูทั้งหมด แสดงน้อยลง
Intel FPGA Wiki

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง

คําแนะนําการจําลอง Intel® Arria® 10 EMIF

คู่มือการจําลอง DDR4

ตัวอย่าง Chaining DMA Testbench ที่เรียบง่ายกว่า
ดูทั้งหมด แสดงน้อยลง
การดาวน์โหลดซอฟต์แวร์

เครื่องมือพัฒนาIntel® FPGA

® ซอฟต์แวร์Intel Quartus
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้คอมไพเลอร์: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การปรับแต่งการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การสังเคราะห์จากผู้ผลิตรายอื่น: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ที่มีข้อจํากัดในการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การออกแบบที่ใช้บล็อก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การกําหนดค่าบางส่วนใหม่: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® คู่มือการออกแบบประสิทธิภาพสูง Intel Stratix 10

ตารางข้อมูลอุปกรณ์ Intel Stratix 10

แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

AN 716: Hyper-Optimization สําหรับการออกแบบ Stratix 10

AN 715: Hyper-Pipelining สําหรับการออกแบบStratix 10 แบบ
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

บทแนะนํา Hyper-Retiming

ขจัดอุปสรรคในการปรับระดับ Hyper-Retiming

บทนําสู่การคอมไพล์แบบเพิ่มหน่วย

การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel® Quartus® Prime Pro: บทนํา

การคอมไพล์แบบบล็อกแบบเพิ่มหน่วยในซอฟต์แวร์ Quartus Prime Pro: การแบ่งพาร์ติชันการออกแบบ

การปรับแต่งประสิทธิภาพขั้นสูงด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex™

เทคนิคการเพิ่มประสิทธิภาพ Hyper-1: การวิเคราะห์ลูปและโซลูชัน

เทคนิคการเพิ่มประสิทธิภาพ Hyper-2: การคํานวณก่อน

เทคนิคการเพิ่มประสิทธิภาพ Hyper-3: การย่อยสลายของShannon

บทนําสู่ Hyper-Optimization

ซอฟต์แวร์ Intel Quartus Prime โฟลว์การออกแบบ Hyper-Aware

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Pipelining

การเพิ่มประสิทธิภาพด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex

การออกแบบ Intel® Stratix 10 Hyperflex: การวิเคราะห์ห่วงโซ่ที่สําคัญ

เวิร์คช็อปการเพิ่มประสิทธิภาพIntel Hyperflex FPGA

การใช้การคอมไพล์แบบกรอไปข้างหน้าสําหรับสถาปัตยกรรมIntel Hyperflex
ดูทั้งหมด แสดงน้อยลง

7. การวิเคราะห์เวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

ภาพรวมการวิเคราะห์เวลา

คู่มือผู้ใช้ตัววิเคราะห์เวลา (Intel® Quartus® Prime Pro Edition)

คู่มืออ้างอิงสคริปต์ Quartus II

คู่มืออ้างอิง SDC และ TimeQuest API

Intel Quartus Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจการกําหนดเวลาเอาต์พุต I/O สําหรับอุปกรณ์Altera®

AN 471: การวิเคราะห์ PLL FPGAประสิทธิภาพสูงพร้อม TimeQuest

AN 433: ข้อจํากัดและการวิเคราะห์อินเทอร์เฟซซิงโครนัสแหล่งที่มา

775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบตัววิเคราะห์เวลา
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

เริ่มต้นใช้งานตัววิเคราะห์เวลา TimeQuest

ตัววิเคราะห์เวลา: บทนําสู่การวิเคราะห์เวลา

การวิเคราะห์เวลาขั้นสูงพร้อม TimeQuest

ตัววิเคราะห์เวลา: การผนวกรวม Quartus® Prime & การรายงาน

ตัววิเคราะห์เวลา: ข้อจํากัด SDC ที่จําเป็น

ตัววิเคราะห์เวลา: GUI ตัววิเคราะห์เวลา

ซีรีส์การออกแบบซอฟต์แวร์ Intel® Quartus Prime: การวิเคราะห์เวลาด้วยตัววิเคราะห์เวลา
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

อินเทอร์เฟซซิงโครนัสต้นทางระหว่างIntel FPGA FPGAs

การวิเคราะห์แหล่งข้อมูลซิงโครนัสกับ TimeQuest

อินพุต Edge Aligned Source Synch ที่มีข้อจํากัดใน TimeQuest

อินเทอร์เฟซอินพุตซิงโครนัสของศูนย์ที่มีข้อจํากัดใน TimeQuest

คู่มือผู้ใช้ TimeQuest

การกําหนดเวลา DDR ด้วย TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุการใช้งาน

คู่มือผู้ใช้สําหรับนักเขียนโปรแกรม: Intel Quartus Prime Pro Edition

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ IP Core Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag)

การวิเคราะห์และการดีบักการออกแบบด้วยคอนโซลระบบ

การดีบักซอฟต์แวร์ที่ปรับได้FPGAและการวิเคราะห์ประสิทธิภาพ

System Trace Macrocell Packs สิทธิประโยชน์หลักสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด USB Intel FPGA

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder, ไฟล์การออกแบบ

AN 446: การดีบักระบบNios® IIด้วย SignalTap II Logic Analyzer

AN 799: การดีบักการออกแบบIntel® Arria® 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Intel FPGA

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบักซอฟต์แวร์ Nios II โดยใช้ตัวดีบัก Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การดีบักกับคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

Intel® Arria® 10 DDR3 x40 พร้อมชุดเครื่องมือดีบัก EMIF

การดีบักระบบNios® IIด้วย SignalTap II Embedded Logic Analyzer บนระบบเอ็มเบ็ดเด็ด Cyclone® III

การดีบักระบบNios IIด้วย SignalTap II Embedded Logic Analyzer บนระบบเอ็มเบ็ดเด็ด Nios II-Cyclone III Edition

การดีบักระบบNios IIด้วย SignalTap II Embedded Logic Analyzer บน Stratix® IV

ตัวอย่างการออกแบบการดีบักกับคอนโซลระบบผ่าน TCP/IP (SCTCP)

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

การออกแบบ Intel® MAX® 10 DDR3 พร้อมคุณสมบัติการดีบัก

การออกแบบ Intel® MAX® 10 LPDDR2 พร้อมคุณสมบัติการดีบัก

ดีบักสถานะการจําลอง PCIe* สําหรับอินเทอร์เฟซ PIPE

ดีบักระบบระยะไกล

การดีบักคอนโซลระบบ
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักและการสื่อสารกับFPGAโดยใช้ฟังก์ชันเสมือน JTAG

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบักและอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus®

เครื่องมือดีบักเกอร์ห่วงโซ่ JTAG

Quartus In Systems Sources และ Probes Debug Flow

การดีบัก U-Boot Console และ FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งาน Quartus Floating

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ

ดีบักเซ็นเซอร์อุณหภูมิ Intel® Arria 10

การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Arria 10

วิธีการดีบักAltera®ปัญหาการซิงโครไนซ์การเชื่อมต่อความเร็วอีเธอร์เน็ตสามเท่า

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Altera Quartus II

ความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่าFPGAs Intel

ใช้งาน SoC Preloader ด้วยตัวดีบักเกอร์ ARM* DS-5*

ลูปเปเปอร์ตัวรับส่งสัญญาณ Altera พร้อมแหล่งข้อมูลและหัววัดในระบบ

เทคนิคการดีบักสําหรับ Qsys และระบบ Bare Metal ที่ใช้Nios
ดูทั้งหมด แสดงน้อยลง

Intel FPGA Wiki

แอพดีบัก

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

บอร์ดและชุดพัฒนา

รายการตรวจสอบดีบัก DisplayPort MegaCore

คอนโซลระบบ

รายการตรวจสอบการดีบัก Ethernet 10G MAC ความหน่วงแฝงต่ํา

รายการตรวจสอบดีบัก SDI II MegaCore

รายการตรวจสอบการดีบัก Ethernet MAC 10Gbps

GUI ดีบัก Intel® Arria® 10 EMIF

Intel® Arria 10 การดีบัก EMIF หลายตัว
ดูทั้งหมด แสดงน้อยลง

การดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์การเขียนโปรแกรมIntel FPGA

ซอฟต์แวร์ Intel FPGA Jam™ STAPL

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์

ซอฟต์แวร์ MAX+PLUS® II

ซอฟต์แวร์รุ่นเก่าIntel FPGA

® โปรแกรมเมอร์แบบสแตนด์อโลนสําหรับซอฟต์แวร์ Intel Quartus Prime

ซอฟต์แวร์โปรแกรมเมอร์แบบสแตนด์อโลน Intel FPGA

ซอฟต์แวร์ Intel Quartus Prime
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้