ศูนย์นักพัฒนา Stratix® 10 FPGA

FPGA Developer Center ได้รับการจัดระเบียบตามขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อทําให้การออกแบบ Intel® FPGA ของคุณสมบูรณ์แบบ ขั้นตอนการออกแบบแต่ละขั้นตอนมีรายละเอียดในส่วนย่อยที่ขยายได้พร้อมลิงก์ที่ช่วยให้คุณเลือกและย้ายระหว่างอุปกรณ์เจนเนอเรชั่น 10 ต่างๆ

ฮับการออกแบบ Agilex™ 7 ศูนย์นักพัฒนา Stratix® 10 ศูนย์นักพัฒนา Arria® 10 ศูนย์นักพัฒนา Cyclone® 10 ศูนย์นักพัฒนา MAX® 10

1. ข้อมูลอุปกรณ์

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ภาพรวมอุปกรณ์ Intel® Stratix® 10 GX/SX

เอกสารข้อมูลอุปกรณ์ Intel® Stratix 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Intel Stratix 10 GX, MX และ SX

คู่มือผู้ใช้ Intel Stratix 10 Clocking และ PLL

คู่มือผู้ใช้การกําหนดค่า Intel Stratix 10

คู่มือผู้ใช้ I/O เพื่อการใช้งานทั่วไป Intel Stratix 10

คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel Stratix 10

คู่มือผู้ใช้การทดสอบ Boundary-Scan Intel Stratix 10 JTAG

คู่มือผู้ใช้บล็อกอาร์เรย์ลอจิก Intel Stratix 10 และโมดูลลอจิกแบบปรับได้

คู่มือผู้ใช้การจัดการพลังงาน Intel Stratix 10

คู่มือผู้ใช้การบรรเทา SEU Intel Stratix 10

คู่มือผู้ใช้ตัวแปลงสัญญาณอะนาล็อก Intel Stratix 10 เป็นดิจิตอล

แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

คู่มือผู้ใช้หน่วยความจําแบบฝัง Intel Stratix 10

คู่มือผู้ใช้ Intel Stratix 10 L- และ H-Tile ตัวรับส่งสัญญาณ PHY

คู่มือผู้ใช้ Intel Stratix 10 L- และ H-Tile ตัวรับส่งสัญญาณ PHY

ภาพรวมอุปกรณ์ Intel Stratix 10 MX (DRAM System-in-Package)

คู่มือผู้ใช้ Mailbox Client Intel Stratix 10 FPGA IP Core

AN 692: การพิจารณาลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 และ Intel® Agilex™

AN 766: แนวทางการออกแบบเลย์เอาต์ของอินเทอร์เฟซสัญญาณความเร็วสูง Intel® Stratix® 10

AN 778: การใช้ตัวรับส่งสัญญาณ Intel® Stratix® 10 L-Tile/H-Tile
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การกําหนดค่าสําหรับอุปกรณ์ Intel® Stratix® 10

พื้นฐานเกี่ยวกับตัวรับส่งสัญญาณ Intel® Stratix 10
ดูทั้งหมด แสดงน้อยลง

ชุดพัฒนา

ชุดเครื่องมือพัฒนา FPGA GX Intel® Stratix® 10

ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องของสัญญาณ Intel® Stratix 10 GX

ชุดพัฒนา SoC Intel® Stratix 10 SX
ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ Intel® Stratix® 10 TX
ชุดเครื่องมือพัฒนา FPGA MX Intel® Stratix® 10
ชุดพัฒนา FPGA DX Intel® Stratix® 10
ดูทั้งหมด แสดงน้อยลง

วิกิ Intel FPGA

คู่มือการดีบักฮาร์ดแวร์ Intel® Arria® 10 และ Intel® Stratix® 10 EMIF
ดูทั้งหมด แสดงน้อยลง

2.โปรโตคอลอินเตอร์เฟซ

เอกสาร

คู่มือผู้ใช้
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10 IP

คู่มือผู้ใช้ตัวอย่างการออกแบบ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10

คู่มือผู้ใช้ Intel Stratix 10 MX HBM2 IP

คู่มือผู้ใช้ Intel FPGA PHYLite สําหรับอินเทอร์เฟซแบบขนาน IP Core
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ / หมายเหตุการใช้งาน
คู่มือผู้ใช้อีเธอร์เน็ต

คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel® FPGA

คู่มือผู้ใช้ Intel FPGA Ethernet 10G MAC ความหน่วงแฝงต่ํา

® คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตหลายอัตรา PHY Intel Stratix 10 1G/2-5G/5G/10G

คู่มือผู้ใช้คอร์ IP Intel Stratix 10 10GBASE-KR PHY

คู่มือผู้ใช้ Intel® Stratix 10 Low Latency 40-Gbps Ethernet IP Core

คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา Intel Stratix

คู่มือผู้ใช้ Intel Stratix 10 E-Tile ตัวรับส่งสัญญาณ PHY

คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับคอร์ IP อีเธอร์เน็ต

AN 735: แนวทางการย้ายคอร์ IP MAC Ethernet 10G การหน่วงเวลาต่ํา Altera®

AN 808: แนวทางการย้ายจาก Intel® Arria® 10 ไปยัง Intel® Stratix 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G

AN 830: การออกแบบอ้างอิงชิป PHY อีเธอร์เน็ตความเร็วสามเท่าและ Intel FPGA บอร์ด
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
PCI Express*

คู่มือผู้ใช้อินเทอร์เฟซ Intel® Stratix® 10 Avalon®-MM สําหรับโซลูชัน PCIe*

อินเทอร์เฟซ Intel Stratix 10 Avalon-ST และ Single Root I/O Virtualization (SRIOV) สําหรับคู่มือผู้ใช้โซลูชัน PCIe

คู่มือผู้ใช้การปรับใช้ Intel Stratix 10 Configuration via Protocol (CvP)
ดูทั้งหมด แสดงน้อยลง
หมายเหตุของแอพพลิเคชั่น
IP แบบอนุกรมอื่นๆ

AN 782: คุณสมบัติ Interlaken IP Core และความแตกต่างของอินเทอร์เฟซระหว่างอุปกรณ์ Stratix® 10, Arria® 10 และ Stratix V

AN 804: การปรับใช้ ADC- การออกแบบ Intel® Stratix 10 Multi-Link ที่มาพร้อมกับ JESD204B RX IP Core

AN 809: คุณสมบัติ SerialLite III IP Core และความแตกต่างของอินเทอร์เฟซระหว่าง Stratix 10, Arria 10 และ Stratix V
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
ตัวรับส่งสัญญาณ PHY

คู่มือผู้ใช้ Intel® Stratix® 10 ตัวรับส่งสัญญาณ L- และ H-Tile PHY
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
การประมวลผลสัญญาณดิจิตอล (DSP)

คู่มือผู้ใช้คอร์ IP LDPC

คู่มือผู้ใช้ Intel FPGA_CORDIC IP Core

คู่มือผู้ใช้คอร์ IP BCH

คู่มือผู้ใช้คอร์ IP FFT

คู่มือผู้ใช้คอร์ IP FIR II

คู่มือผู้ใช้คอร์ IP Viterbi

คู่มือผู้ใช้คอร์ IP เทอร์โบ

คู่มือผู้ใช้คอร์ IP จุดตรึง (ALTERA_FIXEDPOINT_FUNCTIONS)

คู่มือผู้ใช้คอร์ IP Reed-Solomon ความเร็วสูง

คู่มือผู้ใช้คอร์ IP NCO

คู่มือผู้ใช้คอร์ IP ตัวสร้างตัวเลขแบบสุ่ม
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้
ฝัง ตัว

คู่มือผู้ใช้ Intel® FPGA SDI II IP Core
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้
เสียงและวิดีโอ

คู่มือผู้ใช้ IP อุปกรณ์ต่อพ่วงในตัว
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
อี เธอร์เน็ต

คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 100G ความหน่วงต่ํา Intel® Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel FPGA 10G MAC Ethernet 10G การหน่วงเวลาต่ําสําหรับอุปกรณ์ Intel Stratix 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix 10 Ethernet 40G ความหน่วงต่ํา

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel Stratix 10 H-Tile Hard IP สําหรับ Ethernet
ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้ตัวอย่างการออกแบบ
PCI Express*

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 Avalon®-MM Hard IP สําหรับ PCIe*

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel Stratix 10 Avalon-ST Hard IP สําหรับ PCIe
ดูทั้งหมด แสดงน้อยลง
คู่มือผู้ใช้ตัวอย่างการออกแบบ
IP แบบอนุกรมอื่นๆ

คู่มือผู้ใช้ตัวอย่างการออกแบบคอร์ IP Interlaken (เจนเนอเรชันที่ 2)

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® FPGA JESD204B สําหรับอุปกรณ์ Intel Stratix® 10

คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Core JESD204B

คู่มือผู้ใช้ตัวอย่างการออกแบบ SerialLite III Streaming IP Core สําหรับอุปกรณ์ Intel Stratix 10
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ
อินเทอร์เฟซหน่วยความจําภายนอก

คู่มือสําหรับเครื่องประมาณค่า Spec Estimator ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใหม่

แนวทางการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10

แนวทางสําหรับอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix 10

DDR4 Ping Pong PHY

วิธีการปรับใช้ Package Deskew ในการออกแบบอินเตอร์เฟซหน่วยความจําภายนอกใน Intel® Stratix 10 และ Intel® Arria® 10

คู่มือดีบักการสอบเทียบ EMIF ของอินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10

ตรวจสอบแนวทางการจัดวางบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Altera®โดยอัตโนมัติ

วิธีการประมาณค่าความหน่วงแฝงของ Intel® Arria 10 / Intel® Stratix 10 PHYLite Input and Output Path

วิธีกําหนดค่า Intel® Arria 10 / Intel® Stratix 10 Altera ข้อจํากัดการหน่วงเวลาอินพุตและเอาต์พุต PHYLITE

ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® Arria 10 และ Intel® Stratix 10

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC

อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การปรับใช้
ดูทั้งหมด แสดงน้อยลง
วิดีโอเริ่มใช้งานฉบับย่อ
IP แบบอนุกรมอื่นๆ
วิดีโอเริ่มใช้งานฉบับย่อ Intel FPGA JESD204B IP
ดูทั้งหมด แสดงน้อยลง
วิกิ Intel FPGA
อินเทอร์เฟซหน่วยความจําภายนอก

ตัวเลือกอุปกรณ์ EMIF

Intel® Stratix® 10 HBM2

คู่มือการดีบักฮาร์ดแวร์ Intel® Arria® 10 และ Intel® Stratix 10 EMIF

Intel® Stratix 10 EMIF Debug GUI

คู่มือเครื่องมือพารามิเตอร์การเอียงบอร์ด

การตรวจสอบเค้าโครง EMIF อัตโนมัติ
ดูทั้งหมด แสดงน้อยลง

การออกแบบอ้างอิง
PCI Express*

การออกแบบอ้างอิง: Gen3x8 AVMM DMA - Stratix® 10
ดูทั้งหมด แสดงน้อยลง

3.การวางแผนการออกแบบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้เริ่มต้นใช้งาน: Intel® Quartus® Prime Pro Edition

คู่มือผู้ใช้ Platform Designer: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

AN 821: การวางแผนอินเทอร์เฟซสําหรับ Intel Stratix 10 FPGAs
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ส่วนที่ 1 การออกแบบอ้างอิงพิมพ์เขียว

ส่วนที่ 2 การออกแบบอ้างอิงพิมพ์เขียว
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วย Interface Planner

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Part 1 of 2

ขอแนะนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอก Part 2 of 2

AERP - ทรัพยากร Intel FPGA EMIF (อินเทอร์เฟซหน่วยความจําภายนอก) และเครื่องมือการวางแผนพิน
ดูทั้งหมด แสดงน้อยลง
วิกิ Intel FPGA

Intel FPGA แหล่งข้อมูล EMIF และเครื่องมือการวางแผนพิน

ตัวเลือกอุปกรณ์ Intel® Stratix® 10 EMIF
ดูทั้งหมด แสดงน้อยลง

4.รายการการออกแบบ

เอกสาร

ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอการสังเคราะห์ที่สมบูรณ์ซึ่งช่วยให้คุณเข้าสู่การออกแบบของคุณด้วยความยืดหยุ่นสูงสุด ถ้าคุณเพิ่งเริ่มใช้ภาษาเหล่านี้ คุณสามารถใช้ตัวอย่างออนไลน์หรือเทมเพลตในตัวเพื่อเริ่มต้นใช้งาน

Verilog

VHDL

ซอฟต์แวร์ Intel Quartus Prime Pro Edition มีแม่แบบ Verilog และ VHDL ของโครงสร้างที่ใช้บ่อย สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้แม่แบบเหล่านี้ โปรดดูที่ส่วน "การใช้แม่แบบ HDL ที่ให้มา" ของ คู่มือ Intel Quartus Prime Pro

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ยังมาพร้อมกับ Intel® High Level Synthesis Compiler ที่สังเคราะห์ฟังก์ชัน C++ เป็นการใช้งาน RTL ที่ปรับให้เหมาะสมสําหรับผลิตภัณฑ์ Intel® FPGA

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / เอกสารข้อมูล

คู่มือผู้ใช้เกี่ยวกับคําแนะนําในการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือเริ่มต้นใช้งาน Intel High Level Synthesis Compiler

คู่มือผู้ใช้ Intel High Level Synthesis Compiler

คู่มือผู้ใช้การเขียนสคริปต์: Intel Quartus Prime Pro Edition

Cookbook การสังเคราะห์ขั้นสูง

คู่มือแนวทางปฏิบัติที่ดีที่สุด Intel High Level Synthesis Compiler

คู่มืออ้างอิง Intel High Level Synthesis Compiler

เอกสารเผยแพร่ Intel High Level Synthesis Compiler

การใช้คุณประโยชน์ของเครือข่ายบนสถาปัตยกรรมของชิปสําหรับการออกแบบระบบ FPGA
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Platform Designer

ตัวอย่างการออกแบบการสอน Platform Designer Pro สําหรับ Intel® Arria® 10 FPGA (.zip)

ตัวอย่างการออกแบบบทช่วยสอน Platform Designer สําหรับ Intel Arria 10 FPGA (.zip)

ตัวอย่างการออกแบบบทช่วยสอน Platform Designer (.zip)

ตัวอย่าง VHDL

ตัวอย่าง Verilog

ตัวอย่างการออกแบบ Quartus®
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การใช้ซอฟต์แวร์ Quartus® Prime: บทนํา

บทนําสําหรับ Verilog HDL

พื้นฐาน Verilog HDL

เทคนิคการออกแบบ Verilog HDL ขั้นสูง

SystemVerilog ด้วยซอฟต์แวร์ Quartus II

ข้อมูลเบื้องต้นเกี่ยวกับ VHDL

บทนําสําหรับนักออกแบบแพลตฟอร์ม

ตัวออกแบบแพลตฟอร์มในซอฟต์แวร์ Intel® Quartus Prime Pro Edition

การสร้างการออกแบบระบบด้วย Platform Designer: การเริ่มต้นใช้งาน

การใช้ Spectra-Q Synthesis ในซอฟต์แวร์ Quartus Prime
ดูทั้งหมด แสดงน้อยลง
ดาวน์โหลดซอฟต์แวร์

ศูนย์ดาวน์โหลดสําหรับซอฟต์แวร์ Intel® Quartus® Prime ทุกเวอร์ชัน
ดูทั้งหมด แสดงน้อยลง

5.การจําลองและการตรวจสอบ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition: การจําลองของบุคคลที่สาม

การจําลองแบบเริ่มใช้งานอย่างรวดเร็วสําหรับ ModelSim*-Intel® FPGA Edition

คู่มือผู้ใช้ Avalon® Verification IP Suite

การติดตั้งและการให้สิทธิ์การใช้งานซอฟต์แวร์ Intel FPGA

การจําลองโมเดล a8251 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล a8259 ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดล Reed-Solomon ด้วยซอฟต์แวร์ Visual IP

การจําลองโมเดลตัวเข้ารหัส/ตัวถอดรหัส Turbo ด้วยซอฟต์แวร์ Visual IP

AN 811: การใช้ Avery BFM สําหรับการจําลอง PCI Express* Gen3x16 บนอุปกรณ์ Intel Stratix® 10

AN 351: การจําลองการออกแบบโปรเซสเซอร์ Nios® II

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

การจําลองอุปกรณ์ Intel FPGA ด้วยรุ่น IBIS
ดูทั้งหมด แสดงน้อยลง
ตัวอย่างการออกแบบ
ตัวอย่างการออกแบบ Avalon® Verification IP Suite
ตัวอย่างการออกแบบการจําลอง/การคอมไพล์อินสแตนซ์ Triple Rate SDI II Quad
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ

การออกแบบระบบขั้นสูงโดยใช้ Qsys: การจําลองส่วนประกอบและระบบ

ชุดตรวจสอบ Avalon®

การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

การสร้าง Testbench ด้วยเครื่องมือจําลอง Altera-ModelSim

การจําลองคอร์ SoC HPS DDR3

วิธีการตั้งค่าการจําลอง RTL ใน Quartus, Qsys และโปรแกรมจําลองของบุคคลที่สาม

การจําลอง Ping Pong PHY DDR3
ดูทั้งหมด แสดงน้อยลง
วิกิ Intel FPGA

การจําลองการออกแบบด้วยระบบ Qsys ระดับล่าง

แนวทางการจําลอง DDR4

ตัวอย่าง DMA Testbench สําหรับโซ่ที่เรียบง่าย
ดูทั้งหมด แสดงน้อยลง
ดาวน์โหลดซอฟต์แวร์

® ซอฟต์แวร์ Intel Quartus
ดูทั้งหมด แสดงน้อยลง

6. การปรับใช้และการเพิ่มประสิทธิภาพ

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้ Compiler: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การสังเคราะห์จากบริษัทอื่น: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ที่มีข้อจํากัดด้านการออกแบบ: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้งานออกแบบบล็อก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้การกําหนดค่าใหม่บางส่วน: Intel Quartus Prime Pro Edition

DSP Builder for Intel® FPGAs

® คู่มือการออกแบบประสิทธิภาพสูง Intel Stratix 10

ตารางข้อมูลอุปกรณ์ Intel Stratix 10

แนวทางการออกแบบอุปกรณ์ Intel Stratix 10

AN 716: Hyper-Optimization สําหรับการออกแบบ Stratix 10

AN 715: Hyper-Pipelining สําหรับการออกแบบ Stratix 10
ดูทั้งหมด แสดงน้อยลง
การฝึกอบรมและวิดีโอ

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Retiming

ขจัดอุปสรรคของ Hyper-Retiming

บทนําสําหรับการคอมไพล์ Incremental

การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Intel® Quartus® Prime Pro: บทนํา

การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus Prime Pro: การแบ่งพาร์ติชันการออกแบบ

การปรับแต่งประสิทธิภาพขั้นสูงด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex™

เทคนิค Hyper-Optimization 1: การวิเคราะห์ลูปและโซลูชัน

เทคนิค Hyper-Optimization 2: การคํานวณล่วงหน้า

เทคนิค Hyper-Optimization 3: Decomposition ของ Shannon

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Optimization

ขั้นตอนการออกแบบ Hyper-Aware ของซอฟต์แวร์ Intel Quartus Prime

ข้อมูลเบื้องต้นเกี่ยวกับ Hyper-Pipelining

การเพิ่มประสิทธิภาพด้วยสถาปัตยกรรม Intel Stratix 10 FPGA Hyperflex

Intel® Stratix 10 Hyperflex Design: การวิเคราะห์โซ่ที่สําคัญ

เวิร์กช็อปการเพิ่มประสิทธิภาพ Intel Hyperflex FPGA

การใช้ Fast Forward Compile สําหรับสถาปัตยกรรม Intel Hyperflex
ดูทั้งหมด แสดงน้อยลง

7.การวิเคราะห์การกําหนดเวลา

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

ภาพรวมการวิเคราะห์การกําหนดเวลา

คู่มือผู้ใช้ Timing Analyzer (Intel® Quartus® Prime Pro Edition)

คู่มืออ้างอิงการเขียนสคริปต์ Quartus II

คู่มืออ้างอิง SDC และ TimeQuest API

Intel Quartus Prime Timing Analyzer Cookbook

AN 366: ทําความเข้าใจเกี่ยวกับเวลาเอาต์พุต I/O สําหรับอุปกรณ์ Altera®

AN 471: การวิเคราะห์ PLL FPGA ประสิทธิภาพสูงพร้อม TimeQuest

AN 433: การจํากัดและการวิเคราะห์อินเทอร์เฟซแหล่งการซิงโครไนซ์

AN 775: แนวทางการสร้างข้อมูลเวลา I/O
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

ตัวอย่างการออกแบบ Timing Analyzer
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

เริ่มต้นใช้งานด้วย TimeQuest Timing Analyzer
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์การกําหนดเวลา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 2: คอลเล็คชั่น SDC
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดสัญญาณนาฬิกา
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O
การวิเคราะห์การกําหนดเวลาของซอฟต์แวร์ Intel® Quartus® Prime Pro - ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา
การวิเคราะห์การกําหนดเวลา: การบรรยาย
การวิเคราะห์การกําหนดเวลา: ห้องปฏิบัติการในมือ
การปิดเวลา Intel® FPGA: การบรรยาย
Intel® FPGA การปิดเวลา: ห้องปฏิบัติการลงมือ
ดูทั้งหมด แสดงน้อยลง

วิกิ Intel FPGA

อินเทอร์เฟซแหล่งการซิงโครไนซ์ระหว่าง Intel FPGA FPGAs

การวิเคราะห์แหล่งที่มาแบบซิงโครนัสกับ TimeQuest

จํากัดอินเทอร์เฟซอินพุต Edge Aligned Source Synch ใน TimeQuest

อินเทอร์เฟซอินพุตแบบซิงโครนัสแหล่งที่ปรับให้สอดคล้องของศูนย์ใน TimeQuest

คู่มือผู้ใช้ TimeQuest

การกําหนดเวลา DDR กับ TimeQuest
ดูทั้งหมด แสดงน้อยลง

8. การดีบักบนชิป

เอกสาร

คู่มือผู้ใช้ / ภาพรวมอุปกรณ์ / เอกสารข้อมูลอุปกรณ์ / หมายเหตุแอปพลิเคชัน

คู่มือผู้ใช้โปรแกรมเมอร์: Intel Quartus Prime Pro Edition

การวิเคราะห์และแก้ไขจุดบกพร่องของการออกแบบด้วยคอนโซลระบบ

การดีบักการออกแบบโดยใช้แหล่งข้อมูลและหัววัดในระบบ

คู่มือผู้ใช้เครื่องมือดีบัก: Intel Quartus Prime Pro Edition

คู่มือผู้ใช้ Intel FPGA Virtual JTAG (Intel FPGA_virtual_jtag) IP Core

การวิเคราะห์และแก้ไขจุดบกพร่องของการออกแบบด้วยคอนโซลระบบ

การดีบักและการวิเคราะห์ประสิทธิภาพซอฟต์แวร์แบบปรับได้ FPGA

มาโครเซลล์ติดตามระบบให้ประโยชน์ที่สําคัญสําหรับการดีบักระบบ SoC ประสิทธิภาพสูง

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด ByteBlaster II

คู่มือผู้ใช้สายเคเบิลดาวน์โหลด Intel FPGA USB

คู่มือผู้ใช้ Intel FPGA Download Cable II

คู่มือผู้ใช้สายเคเบิลการสื่อสาร EthernetBlaster

การสนับสนุน BSDL

AN 827: เครื่องมือแบบรวมสําหรับการสร้างไฟล์การเขียนโปรแกรม

AN 323: การใช้ตัววิเคราะห์ลอจิกแบบฝัง SignalTap II ในระบบ SOPC Builder ไฟล์การออกแบบ

AN 446: การดีบักระบบ Nios® II ด้วยตัววิเคราะห์ลอจิก SignalTap II

AN 693: การดีบักฮาร์ดแวร์ระยะไกลผ่าน TCP/IP สําหรับ SoC Intel FPGA

AN 541: คู่มือการดีบักฮาร์ดแวร์ SerialLite II

AN 543: การดีบัก Nios II ซอฟต์แวร์โดยใช้ตัวดีบักเกอร์ Lauterbach

AN 585: การดีบักการจําลองโดยใช้ Triple Speed Ethernet Testbench

AN 624: การแก้ไขจุดบกพร่องด้วยคอนโซลระบบผ่าน TCP/IP
ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบ

Intel® Arria® 10 DDR3 x40 พร้อมชุดเครื่องมือดีบัก EMIF

การดีบักด้วยคอนโซลระบบผ่านตัวอย่างการออกแบบ TCP/IP (SCTCP)

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

Intel® MAX®การออกแบบ 10 DDR3 พร้อมคุณสมบัติการดีบัก

Intel® MAX® 10 การออกแบบ LPDDR2 พร้อมคุณสมบัติดีบัก

การดีบักสถานะในการจําลอง PCIe* สําหรับอินเทอร์เฟซ PIPE

การดีบักระบบระยะไกล

การดีบักคอนโซลระบบ
ดูทั้งหมด แสดงน้อยลง

การฝึกอบรมและวิดีโอ

การดีบักและการสื่อสารกับ FPGA โดยใช้ Virtual JTAG Megafunction

การดีบักความสมบูรณ์ของห่วงโซ่ JTAG

การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Arria® 10

ภาพรวมฮาร์ดแวร์ SoC: การจัดการระบบ ดีบัก และอุปกรณ์ต่อพ่วงอเนกประสงค์

เครื่องมือดีบักซอฟต์แวร์ Quartus®

เครื่องมือดีบักเกอร์ JTAG Chain

Quartus In Systems Sources และ Probes Debug Flow

คอนโซล U-Boot และการดีบัก FDT

การตั้งค่าและการดีบักสิทธิ์การใช้งานแบบลอยตัว Quartus

ตัวแสดง Quartus II Netlist: เครื่องมือที่ช่วยวิเคราะห์และดีบักการออกแบบของคุณ

การดีบักเซ็นเซอร์อุณหภูมิ Intel® Arria 10

การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบัก Arria อินเทอร์เฟซหน่วยความจําภายนอก 10

วิธีการดีบัก Altera®ปัญหาการซิงโครไนซ์ลิงค์อีเธอร์เน็ตความเร็วสามเท่า

การแตะสัญญาณอย่างรวดเร็วด้วย SignalProbe ในซอฟต์แวร์ Altera Quartus II

การทําความเข้าใจและการใช้ USB Blaster และ JTAG เพื่อกําหนดค่า Intel FPGAs

เรียกใช้งานตัวโหลดล่วงหน้าของ SoC ด้วยดีบักเกอร์ ARM* DS-5*

Altera Transceiver Loopback กับ In-System Sources และ Probes

เทคนิคการดีบักสําหรับระบบ Bare Metal ที่ใช้ Qsys และ Nios
ดูทั้งหมด แสดงน้อยลง

วิกิ Intel FPGA

แอพดีบัก

วิธีการดีบัก HPS SPI โดยใช้ SignalTap II

บอร์ดและชุดพัฒนา

รายการตรวจสอบการดีบัก DisplayPort MegaCore

คอนโซลระบบ

รายการตรวจสอบการดีบัก MAC Ethernet 10G ความหน่วงแฝงต่ํา

รายการตรวจสอบการดีบัก SDI II MegaCore

รายการตรวจสอบการดีบัก MAC อีเธอร์เน็ต 10Gbps

Intel® Arria® 10 EMIF Debug GUI

Intel® Arria 10 การดีบัก EMIF หลายตัว
ดูทั้งหมด แสดงน้อยลง

ดาวน์โหลดซอฟต์แวร์

ซอฟต์แวร์การตั้งโปรแกรม Intel FPGA

ซอฟต์แวร์ Intel FPGA Jam™ STAPL

ข้อมูลไดรเวอร์สายเคเบิลและอะแดปเตอร์

ซอฟต์แวร์ MAX+PLUS® II

Intel FPGA ซอฟต์แวร์รุ่นเก่า

® Intel Quartus Prime Software Stand-Alone Programmer

Intel FPGA ซอฟต์แวร์โปรแกรมเมอร์แบบสแตนด์อโลน

ซอฟต์แวร์ Intel Quartus Prime
ดูทั้งหมด แสดงน้อยลง

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้