ตัวอย่างการออกแบบIntel® FPGA

ค้นหาคู่มือการพัฒนา การฝึกอบรม ดาวน์โหลดซอฟต์แวร์ และชุดซอฟต์แวร์ของ Intel สําหรับ FPGA SDK สําหรับ OpenCL

ตัวอย่างนี้อธิบายถึงการออกแบบ 64 บิต x 8 บิตซิงโครนัส, True Dual-Port RAM ที่มีการผสมผสานของการอ่านหรือเขียนอิสระในวงจรนาฬิกาเดียวกันใน VHDL

ตัวอย่างนี้อธิบายถึงการออกแบบ RAM ซิงโครนัสของนาฬิกาคู่รุ่น 64 บิต x 8 บิต ที่มีที่อยู่สําหรับอ่านและเขียนที่แตกต่างกันใน VHDL เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบซิงโครนัสจาก Intel

ตัวอย่างการออกแบบการลงทะเบียนกะ VHDL 1x64 นี้อธิบายถึงการลงทะเบียนการเปลี่ยนแปลงแบบยาว 64 บิตบิตเดียวใน VHDL เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบนี้จาก Intel

ตัวอย่างนี้อธิบายถึงการออกแบบ RAM แบบพอร์ตเดียวแบบ 64 บิต x 8 บิตที่มีที่อยู่การอ่านและเขียนทั่วไปใน VHDL เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบนี้จาก Intel

ตัวอย่างนี้อธิบายถึงแผนภูมิตัวเพิ่มไบนารี 16 บิตใน VHDL อุปกรณ์ที่มีตารางการค้นหา 4 อินพุตในองค์ประกอบลอจิก (LEs) สามารถปรับปรุงประสิทธิภาพด้วยโครงสร้างแผนภูมิตัวเพิ่มไบนารี

ตัวอย่างนี้อธิบายถึงการออกแบบ RAM ซิงโครนัสของนาฬิกาเดี่ยว 64 บิต x 8 บิต พร้อมที่อยู่การอ่านและการเขียนที่แตกต่างกันใน VHDL เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบนี้จาก Intel

ตัวอย่างนี้อธิบายถึงการออกแบบตัวเพิ่ม/ลบ 8 บิตแบบอินพุต 8 บิตใน VHDL ชุดการออกแบบจะสลับระหว่างการดําเนินการเพิ่มและลบแบบไดนามิก

ตัวอย่าง VHDL 8x64 Shift Register with Taps อธิบายถึงการลงทะเบียนชิปแบบยาว 8 บิตความยาว 64 บิตพร้อมการแตะที่เว้นระยะห่างเท่ากันใน VHDL เรียนรู้เพิ่มเติมจาก Intel

เครื่อง VHDL State เป็นวงจรแบบลําดับที่เลื่อนผ่านสถานะต่างๆ ตัวอย่างให้รหัส VHDL เพื่อใช้เครื่องสถานะประเภทต่อไปนี้

เทมเพลตนี้แสดงวิธีอนุมานบล็อกการประมวลผลสัญญาณดิจิทัล (DSP) ด้วยคุณสมบัติที่แตกต่างจากโค้ด VHDL แนะนําสําหรับอุปกรณ์FPGA Stratix III และอุปกรณ์ Stratix IV

สํารวจไฟล์ดาวน์โหลด ข้อกําหนดของระบบ และข้อมูลการสนับสนุนสําหรับโซลูชันการรักษาความปลอดภัยการออกแบบFPGA โดยใช้การออกแบบที่อ้างอิงอุปกรณ์หน่วยความจําที่ปลอดภัย