Intel® Arria® 10 และ Intel® Cyclone® 10 PCIe Hard IP

Intel® Arria® 10 และ Intel® Cyclone® 10 GX FPGA ประกอบด้วยสแต็คโปรโตคอลที่กำหนดค่าได้และแข็งแกร่งขึ้นสำหรับ PCI Express* ซึ่งสอดคล้องกับ PCI Express Base Specification 3.0 และ PCI Express Base Specification 2.0 ตามลำดับ Hard IP มีอินเทอร์เฟซ Avalon® Streaming (Avalon-ST) และสามารถกำหนดค่าสำหรับโหมด Rootport (RP) หรือ Endpoint (EP) ได้

soft IP เสริมมีให้สำหรับการสนับสนุน single root I/O virtualization (SR-IOV) และเชื่อมต่อกับอินเทอร์เฟซ Avalon Memory Mapped (Avalon-MM) ที่มีฟังก์ชัน DMA

Intel® Arria® 10 และอินเตอร์เฟซ Intel® Cyclone® 10 GX Avalon-ST สำหรับคู่มือผู้ใช้ PCIe ›

คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria® 10 และ Intel® Cyclone® 10 GX Avalon-ST Hard IP สำหรับ PCIe ›

Intel® Arria® 10 และ Intel® Cyclone® 10 PCIe Hard IP

การปฏิบัติตามมาตรฐานและข้อกำหนด

Intel Arria 10 PCIe Hard IP ผ่านการทดสอบการปฏิบัติตาม PCI-SIG สำเร็จแล้ว ผลลัพธ์ที่โพสต์บน รายการ PCI-SIG Integrators

คุณสมบัติ

  • สแต็คโปรโตคอลที่สมบูรณ์ รวมถึงธุรกรรม การเชื่อมโยงข้อมูล และ Physical Layers จะถูกนำไปใช้เป็น Hard IP
  • รองรับการกำหนดค่า ×1, ×2, ×4 และ ×8 ด้วยอัตราเลน Gen1, Gen2 หรือ Gen3 สำหรับ Native Endpoint ในอุปกรณ์ Intel® Arria® 10
  • รองรับการกำหนดค่า ×1, ×2 และ ×4 ด้วยอัตราเลน Gen1 หรือ Gen2 สำหรับอุปกรณ์ปลายทางดั้งเดิมในอุปกรณ์ Intel® Cyclone® 10 GX
  • บัฟเฟอร์รับเฉพาะ 16 KB
  • การสนับสนุนเพิ่มเติมสำหรับการกำหนดค่าผ่านโปรโตคอล (CvP) โดยใช้ลิงก์ PCIe ซึ่งช่วยให้ I/O และบิตสตรีมหลักถูกจัดเก็บแยกกัน
  • ตัวอย่างการออกแบบที่แสดงการกำหนดพารามิเตอร์ โมดูลการออกแบบ และการเชื่อมต่อ
  • การตั้งค่าการจัดสรรเครดิตแบบขยายเพื่อเพิ่มประสิทธิภาพพื้นที่บัฟเฟอร์ RX ตามประเภทแอปพลิเคชันให้ดียิ่งขึ้น
  • รองรับหลายแพ็กเก็ตต่อรอบด้วยอินเทอร์เฟซ Avalon ST 256 บิต
  • การสร้างและการตรวจสอบ Cyclic Redundancy Code (ECRC) แบบครบวงจรและการรายงานข้อผิดพลาดขั้นสูง (AER) สำหรับการใช้งานที่มีความน่าเชื่อถือสูง
  • รองรับสถาปัตยกรรม Separate Reference Clock No Spread Spectrum (SRNS)

IP เสริม

การสนับสนุนไดร์เวอร์

  • ไดรเวอร์อุปกรณ์ Linux

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2016

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon streaming, หน่วยความจำที่แมปของ Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

NCSim, Ccelium, ModelSim, VCS

ตรวจสอบฮาร์ดแวร์แล้ว

Intel® Arria® 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel® Arria® 10

หากมี ระบุวันที่ที่ดำเนินการ

ธ.ค. 2016 / ส.ค. 2017

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y
ดูทั้งหมด แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์