ศูนย์สนับสนุน PCI Express* IP
ศูนย์สนับสนุน IP PCI Express (PCIe*) ให้ข้อมูลเกี่ยวกับวิธีเลือก ออกแบบ และใช้งานลิงก์ PCIe นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีดึงระบบของคุณและดีบักลิงก์ PCIe หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบ PCIe ตั้งแต่ต้นจนจบ
รับแหล่งข้อมูลสนับสนุนสําหรับIntel® Agilex™ Intel® Stratix® 10 Intel® Arria® 10 และอุปกรณ์ Intel® Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: เก็บถาวรเอกสาร หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ ฐานความรู้
1. การเลือกอุปกรณ์
ตระกูลอุปกรณ์ Intel® FPGA
โปรดดู ตารางที่ 1 และตารางที่ 2 เพื่อทําความเข้าใจการรองรับ PCIe สําหรับFPGAs Intel เปรียบเทียบระหว่างอุปกรณ์เพื่อเลือกอุปกรณ์ที่เหมาะสมสําหรับการปรับใช้ระบบ PCIe ของคุณ
2. คู่มือผู้ใช้และการออกแบบอ้างอิง
คู่มือผู้ใช้
โซลูชัน PCIe IP ครอบคลุมสแต็กโปรโตคอลแข็งตัว PCIe ชั้นนําของ Intel ซึ่งรวมถึงเลเยอร์ธุรกรรมและลิงก์ข้อมูล และเลเยอร์ทางกายภาพที่แข็งกระด้าง ซึ่งรวมถึงเอกสารแนบสื่อทางกายภาพ (PMA) และฟิสิคัลโค้ดย่อย (PCS) IP PCIe ของ Intel ยังรวมถึงบล็อกเสริม เช่น เอนจินการเข้าถึงหน่วยความจําโดยตรง (DMA) และการจําลองเสมือนรูท I/O เดียว (SR-IOV) สําหรับข้อมูลเพิ่มเติม โปรดดูคู่มือผู้ใช้ต่อไปนี้:
คู่มือผู้ใช้ IP
อุปกรณ์Intel Agilex
คู่มือผู้ใช้ F-Tile IP
คู่มือผู้ใช้ R-Tile IP
คู่มือผู้ใช้ P-Tile IP
- คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon Streaming IP สําหรับ PCI Express
- IP การแมปหน่วยความจํา Intel FPGA P-Tile Avalon (Avalon-MM) สําหรับคู่มือผู้ใช้ PCI Express
- คู่มือผู้ใช้ Multi Channel DMA สําหรับ PCI Express IP
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ P-Tile
- คู่มือผู้ใช้ Intel FPGA P-Tile Avalon-ST Hard IP สําหรับ PCI Express
- คู่มือผู้ใช้ Intel FPGA P-Tile Avalon Mapped IP สําหรับ PCI Express
- คู่มือผู้ใช้ Multi Channel DMA สําหรับ PCI Express IP
คู่มือผู้ใช้ H-Tile/L-Tile
- คู่มือผู้ใช้ Multi Channel DMA สําหรับ PCI Express IP
- คู่มือผู้ใช้หน่วยความจํา Avalon แมป (Avalon-MM) Intel Stratix 10 Hard IP+ สําหรับโซลูชัน PCI Express
- Intel Stratix 10 H-Tile/L-Tile Avalon Hard IP แมป (AvalonMM) สําหรับคู่มือผู้ใช้ PCI Express
- คู่มือผู้ใช้การสตรีมAvalon Intel Stratix 10 (Avalon-ST) และอินเทอร์เฟซการจําลองเสมือน I/O รูทเดี่ยว (SR-IOV) สําหรับโซลูชัน PCI Express
- คู่มือผู้ใช้การปรับใช้ Intel Stratix 10 การกําหนดค่าผ่านโปรโตคอล (CvP)
คู่มือผู้ใช้อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
- อินเทอร์เฟซ Avalon Intel Arria 10 และ Intel Cyclone 10 GX แมปไว้ (Avalon-MM) สําหรับคู่มือผู้ใช้ PCI Express
- คู่มือผู้ใช้ Intel Arria 10 หรือ Intel Cyclone 10 GX Avalon DMA Interface (Avalon-MM) สําหรับโซลูชัน PCI Express
- อินเทอร์เฟซ Intel Arria 10 และ Intel Cyclone 10 GX Avalon-ST สําหรับคู่มือผู้ใช้ PCI Express
- อินเทอร์เฟซการสตรีมAvalon Intel Arria 10 (Avalon-ST) พร้อมด้วยคู่มือผู้ใช้โซลูชัน SR-IOV PCIe
- คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition การกําหนดค่าใหม่บางส่วน
- Intel Arriaการเริ่มต้น CvP 10 และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้ PCI Express
คู่มือผู้ใช้ตัวอย่างการออกแบบ
อุปกรณ์Intel Agilex
คู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile
คู่มือผู้ใช้ตัวอย่างการออกแบบ R-Tile
คู่มือผู้ใช้ตัวอย่างการออกแบบ P-Tile
- IP ผู้ใช้ Intel FPGA P-Tile Avalon Streaming (Avalon-ST) สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCI Express
- IP Intel FPGA P-Tile Avalonแมป (Avalon-MM) IP สําหรับการออกแบบ PCI Express
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Multi Channel DMA สําหรับ PCI Express IP
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ตัวอย่างการออกแบบ P-Tile
- IP ผู้ใช้ Intel FPGA P-Tile Avalon Streaming (Avalon-ST) สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCI Express
- IP Intel FPGA P-Tile Avalonแมป (Avalon-MM) IP สําหรับการออกแบบ PCI Express
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Multi Channel DMA สําหรับ PCI Express IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ L/H-Tile
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Multi Channel DMA สําหรับ PCI Express IP
- IP ผู้ใช้การสตรีมAvalon Intel Stratix 10 Avalon (Avalon-ST) สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
- คู่มือผู้ใช้ Intel Stratix 10 Avalon -MM Hard IP สําหรับการออกแบบ PCIe
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
- Intel Arria 10 และ Intel Cyclone 10 Avalon-ST Hard IP สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel Arria 10 และ Intel Cyclone 10 Avalon-MM สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
หมายเหตุรีลีส IP
อุปกรณ์Intel Agilex
- P-Tile IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
- มัลติแชนเนล DMA สําหรับบันทึกประจํารุ่น PCI Express IP
อุปกรณ์ Intel Stratix 10
- L/H-Tile Hard IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
- P-Tile IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
- มัลติแชนเนล DMA สําหรับบันทึกประจํารุ่น PCI Express IP
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
อินเทอร์เฟซ PHY สําหรับ PCI Express (PIPE) โดยใช้ Intel Transceiver Native PHY IP Core
นอกจากนี้คุณยังสามารถใช้เลเยอร์ทางกายภาพของ PCIe โดยใช้คอร์ IP PHY Native ตัวรับส่งสัญญาณและตบร่วมกับเลเยอร์โปรโตคอลที่เหลือที่ใช้งานเป็นตรรกะอ่อนใน fabric FPGA ตรรกะแบบซอฟต์นี้อาจเป็นการออกแบบของคุณเองหรือ IP ของบริษัทอื่น
ค้นหาเพิ่มเติมเกี่ยวกับคอร์ IP Native PHY ของตัวรับส่งสัญญาณในบทของคู่มือผู้ใช้ต่อไปนี้:
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10
การออกแบบอ้างอิง
อุปกรณ์ Intel Stratix 10
- Gen3x16 Avalon-MM DMA พร้อมการออกแบบอ้างอิงหน่วยความจําภายใน (AN 881)
- การออกแบบอ้างอิง Gen3x16 Avalon-MM DMA พร้อมหน่วยความจําภายนอก (DDR4) (AN 881)
- Gen3x16 Avalon-MM DMA พร้อมการออกแบบอ้างอิง HBM2 (AN 881)
- Gen3x16 ใช้ Avery BFM สําหรับการจําลอง (AN 811)
- Gen3x8 Avalon-MM DMA พร้อมหน่วยความจําภายใน (Wiki)
- Avalon Gen3x8 -MM DMA พร้อมหน่วยความจํา DDR3/DDR4 ภายนอก (AN 829)
- Gen3x8 Avalon-MM DMA สําหรับเวอร์ชั่น Quartus® รุ่นเก่า (AN 690)
- การกําหนดค่าใหม่บางส่วนของ Gen3x8 ผ่านการออกแบบอ้างอิง PCI Express (AN 819)
อุปกรณ์ Intel Arria 10
- Gen3x8 Avalon-MM DMA พร้อมหน่วยความจํา DDR3 ภายนอก (AN 708)
- การออกแบบอ้างอิง Gen3x8 Avalon-MM DMA พร้อมหน่วยความจําภายใน (AN 690)
- วิธีการเรียกใช้งานการออกแบบ Avalon-MM DMA Part1 (วิดีโอ)
- วิธีการเรียกใช้งาน Avalon-MM DMA Design Part2 (วิดีโอ)
- การกําหนดค่าฮาร์ดแวร์ SoC ใหม่บางส่วน
- บทช่วยสอนการกําหนดค่าบางส่วนของการอัปเดตแบบคงที่ - Intel Arriaอุปกรณ์ 10 GX เท่านั้น (AN 817)
- การกําหนดค่าใหม่บางส่วนตามลําดับชั้นผ่าน PCIe (AN 813)
- บทช่วยสอนการกําหนดค่าบางส่วนใหม่แบบลําดับชั้น - Intel Arriaอุปกรณ์ 10 GX เท่านั้น (AN 806)
- การกําหนดค่าการออกแบบบางส่วนใหม่ - อุปกรณ์ Intel Arria 10 GX เท่านั้น (AN 797)
- การกําหนดค่าใหม่บางส่วนผ่าน PCIe (AN 784)
- พอร์ตราก PCIe สูงสุด Gen2x8 พร้อม MSI
อุปกรณ์ Intel Cyclone 10
อุปกรณ์รุ่นเก่าของ Intel
3. การผนวกรวม IP
โปรดดูที่ส่วน เริ่มต้นใช้งาน และเค้าโครงทางกายภาพของ Hard IP ใน คู่มือผู้ใช้คอร์ IP ที่คุณเลือก คุณยังสามารถดูเอกสารต่อไปนี้เพื่อดูรายละเอียด:
อุปกรณ์ Intel Stratix 10
- วิธีการใช้ PCI Express (PIPE) ในส่วนตัวรับส่งสัญญาณ Intel Stratix 10 FPGA ของคู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix L และ H-Tile PHY
- AN 778: หมายเหตุการใช้งานตัวรับส่งสัญญาณ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10
วิดีโอ
ชื่อ เรื่อง |
คำ อธิบาย |
|---|---|
เรียนรู้วิธีกําหนดค่าอุปกรณ์ Intel Arria 10 ของคุณโดยใช้โปรโตคอล PCIe |
|
การออกแบบอ้างอิง PCIe Avalon-MM Master DMA ในอุปกรณ์ Intel Arria 10 (ส่วนที่ 1) |
เรียนรู้วิธีการตั้งค่าฮาร์ดแวร์การออกแบบอ้างอิง DMA Avalon PCIe Avalon ที่แมป (Avalon-MM) ในอุปกรณ์ Intel Arria 10 สําหรับทั้งระบบปฏิบัติการ Linux และ Windows จากวิดีโอส่วนที่ 1 นี้ |
การออกแบบอ้างอิง PCIe Avalon-MM Master DMA ในอุปกรณ์ Intel Arria 10 (ส่วนที่ 2) |
เรียนรู้วิธีการตั้งค่าฮาร์ดแวร์การออกแบบอ้างอิง Master DMA Avalon PCIe Avalonแมปในอุปกรณ์ Intel Arria 10 สําหรับทั้งระบบปฏิบัติการ Linux และ Windows จากวิดีโอส่วนที่ 2 นี้ |
5. ดีบัก
หมายเหตุรีลีสคอร์ทรัพย์สินทางปัญญา (IP)
อุปกรณ์Intel Agilex
- P-Tile IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
- มัลติแชนเนล DMA สําหรับบันทึกประจํารุ่น PCI Express IP
อุปกรณ์ Intel Stratix 10
- Intel Stratix 10 Multi Channel DMA สําหรับบันทึกประจํารุ่น PCI Express IP
- L/H-Tile Hard IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
- P-Tile IP สําหรับบันทึกประจํารุ่น PCI Express IP Core
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
คู่มือการวิเคราะห์ข้อบกพร่องของโครงสร้าง
แนวทางการจัดวางแหล่งข้อมูลFPGA
6. แหล่งข้อมูลเพิ่มเติม
กําลังย้ายไปยังอุปกรณ์ Intel Stratix 10
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้