ศูนย์สนับสนุน PCI Express* IP Core
ศูนย์สนับสนุน PCI Express* (PCIe*) ให้คําแนะนําในการเลือกการออกแบบ คุณจะพบทรัพยากรที่จัดระเบียบตามหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ PCIe ตั้งแต่ต้นจนจบ
ศูนย์สนับสนุน PCI Express (PCIe*) IP Core ให้ข้อมูลเกี่ยวกับวิธีเลือก ออกแบบ และใช้งานลิงก์ PCIe นอกจากนี้ยังมีคําแนะนําเกี่ยวกับวิธีการนําระบบของคุณมาใช้และดีบักลิงก์ PCIe หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ PCIe ตั้งแต่ต้นจนจบ
รับแหล่งข้อมูลการสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: เอกสาร FPGA หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ ฐานความรู้
1.การเลือกอุปกรณ์
ตระกูลอุปกรณ์ Intel® FPGA
โปรดดูตารางในหน้า Intel® FPGA IP สําหรับ PCIe* สําหรับการสนับสนุนอุปกรณ์สําหรับจํานวนการรองรับ Hardened PCI Express IP Blocks and Device Configurations and Features Support เพื่อทําความเข้าใจการสนับสนุน PCIe สําหรับ FPGAs Intel
คุณสามารถเปรียบเทียบอุปกรณ์ในตารางและเลือกอุปกรณ์ที่เหมาะสมกับการใช้งานระบบ PCIe ของคุณ
2.คู่มือผู้ใช้และการออกแบบอ้างอิง
โซลูชัน PCIe IP ครอบคลุมสแต็คโปรโตคอล PCIe ที่มีการต่อยอดจากเทคโนโลยีชั้นนําของ Intel ซึ่งรวมถึงเลเยอร์ Transaction และ Data Link และเลเยอร์ทางกายภาพที่ชุบแข็ง ซึ่งรวมถึงไฟล์แนบสื่อทางกายภาพ (PMA) และเลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) PCIe IP ของ Intel ยังประกอบด้วยบล็อกตัวเลือก เช่น เอนจินการเข้าถึงหน่วยความจําโดยตรง (DMA) และ Single Root I/O Virtualization (SR-IOV) สําหรับข้อมูลเพิ่มเติม โปรดดูคู่มือผู้ใช้ต่อไปนี้:
คู่มือผู้ใช้ IP
อุปกรณ์ Intel Agilex® 7
คู่มือผู้ใช้ F-Tile IP
- คู่มือผู้ใช้ Intel® FPGA F-Tile Avalon® Streaming IP Core สําหรับ PCI Express
- Intel® FPGA IP AXI Streaming สําหรับ PCI Express*
คู่มือผู้ใช้ R-Tile IP
- คู่มือผู้ใช้ Intel® FPGA R-Tile Avalon® Streaming IP Core สําหรับ PCI Express
- Intel® FPGA IP AXI Streaming สําหรับ PCI Express*
คู่มือผู้ใช้ P-Tile IP
- คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon Streaming IP Core สําหรับ PCI Express
- คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) สําหรับ PCI Express
- คู่มือผู้ใช้ Multi Channel DMA for PCI Express IP Core
- Intel® FPGA IP AXI Streaming สําหรับ PCI Express*
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ P-Tile
- คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon-ST Hard IP สําหรับ PCI Express
- คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon หน่วยความจําที่แมป IP Core สําหรับ PCI Express
- คู่มือผู้ใช้ Multi Channel DMA for PCI Express IP Core
คู่มือผู้ใช้ H-Tile/L-Tile
- คู่มือผู้ใช้ Multi Channel DMA for PCI Express IP Core
- คู่มือผู้ใช้ Avalon Memory Mapped (Avalon-MM) Intel Stratix 10 Hard IP+ สําหรับโซลูชัน PCI Express
- คู่มือผู้ใช้ Intel® Stratix® 10 H-Tile/L-Tile Avalon Memory Mapped (AvalonMM) Hard IP สําหรับ PCI Express
- คู่มือผู้ใช้อินเตอร์เฟซ Single Root I/O Virtualization (SR-IOV) Intel® Stratix® 10 Avalon (Avalon-ST)
- คู่มือผู้ใช้การปรับใช้ Intel® Stratix® 10 Configuration via Protocol (CvP)
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
- อินเทอร์เฟซ Intel® Arria® 10 และ Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) สําหรับคู่มือผู้ใช้ PCI Express
- คู่มือผู้ใช้อินเทอร์เฟซ DMA Intel® Arria® 10 หรือ Intel Cyclone 10 GX Avalon Memory Mapped (Avalon-MM) สําหรับโซลูชัน PCI Express
- อินเทอร์เฟซ Intel® Arria® 10 และ Intel Cyclone 10 GX Avalon-ST สําหรับคู่มือผู้ใช้ PCI Express
- อินเทอร์เฟซ Intel® Arria® 10 Avalon Streaming (Avalon-ST) พร้อมคู่มือผู้ใช้โซลูชัน SR-IOV PCIe
- คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition การกําหนดค่าใหม่บางส่วน
- การเริ่มต้น Intel® Arria® 10 CvP และการกําหนดค่าใหม่บางส่วนบนคู่มือผู้ใช้ PCI Express
คู่มือผู้ใช้ตัวอย่างการออกแบบ
อุปกรณ์ Intel Agilex® 7
คู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile
คู่มือผู้ใช้ตัวอย่างการออกแบบ R-Tile
คู่มือผู้ใช้ตัวอย่างการออกแบบ P-Tile
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® FPGA P-Tile Avalon Streaming (Avalon-ST) สําหรับ PCI Express
- Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP สําหรับตัวอย่างการออกแบบ PCI Express
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DMA for PCI Express IP หลายช่องสัญญาณ
อุปกรณ์ Intel Stratix 10
คู่มือผู้ใช้ตัวอย่างการออกแบบ P-Tile
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® FPGA P-Tile Avalon Streaming (Avalon-ST) สําหรับ PCI Express
- Intel® FPGA P-Tile Avalon Memory Mapped (Avalon-MM) IP สําหรับตัวอย่างการออกแบบ PCI Express
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DMA for PCI Express IP หลายช่องสัญญาณ
คู่มือผู้ใช้ตัวอย่างการออกแบบ L/H-Tile
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DMA for PCI Express IP หลายช่องสัญญาณ
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 Avalon Streaming (Avalon-ST) สําหรับ PCIe Design Example
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 Avalon -MM Hard IP สําหรับ PCIe
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria® 10 และ Intel Cyclone 10 Avalon-ST Hard IP สําหรับ PCIe
- อินเทอร์เฟซ Intel® Arria® 10 และ Intel Cyclone 10 Avalon-MM สําหรับคู่มือผู้ใช้ตัวอย่างการออกแบบ PCIe
เอกสารการเผยแพร่ IP
อุปกรณ์ Intel Agilex® 7
- เอกสารเผยแพร่ P-Tile IP สําหรับ PCI Express IP Core
- หมายเหตุการเผยแพร่ DMA หลายช่องทางสําหรับ PCI Express IP Core
อุปกรณ์ Intel Stratix 10
- เอกสารเผยแพร่ L/H-Tile Hard IP สําหรับ PCI Express IP Core
- เอกสารเผยแพร่ P-Tile IP สําหรับ PCI Express IP Core
- หมายเหตุการเผยแพร่ DMA หลายช่องทางสําหรับ PCI Express IP Core
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
อินเทอร์เฟซ PHY สําหรับ PCI Express (PIPE) โดยใช้ตัวรับส่งสัญญาณ Intel Native PHY IP Core
คุณยังสามารถปรับใช้เลเยอร์ทางกายภาพของ PCIe โดยใช้คอร์ IP PHY ตัวรับส่งสัญญาณ Native และต่อเข้ากับเลเยอร์โปรโตคอลที่เหลือซึ่งใช้เป็นซอฟต์ลอจิกใน FPGA Fabric ซอฟต์ลอจิกนี้สามารถเป็นการออกแบบของคุณเองหรือ IP ของบริษัทอื่น
ค้นหาข้อมูลเพิ่มเติมเกี่ยวกับคอร์ IP PHY ตัวรับส่งสัญญาณในบท PIPE ของคู่มือผู้ใช้ต่อไปนี้:
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10
การออกแบบอ้างอิง
อุปกรณ์ Intel Stratix 10
- Gen3x16 Avalon-MM DMA พร้อมการออกแบบอ้างอิงหน่วยความจําภายใน (AN 881)
- การออกแบบอ้างอิง Gen3x16 Avalon-MM DMA พร้อมหน่วยความจําภายนอก (DDR4) (AN 881)
- การออกแบบอ้างอิง Gen3x16 Avalon-MM DMA พร้อม HBM2 (AN 881)
- Gen3x16 การใช้ Avery BFM สําหรับการจําลอง (AN 811)
- Gen3x8 Avalon-MM DMA พร้อมหน่วยความจําภายใน (วิกิ)
- Gen3x8 Avalon -MM DMA พร้อมหน่วยความจํา DDR3/DDR4 ภายนอก (AN 829)
- Gen3x8 Avalon-MM DMA สําหรับเวอร์ชัน Quartus® รุ่นเก่า (AN 690)
- การกําหนดค่าใหม่บางส่วน Gen3x8 บนการออกแบบอ้างอิง PCI Express (AN 819)
อุปกรณ์ Intel Arria 10
- Gen3x8 Avalon-MM DMA พร้อมหน่วยความจํา DDR3 ภายนอก (AN 708)
- การออกแบบอ้างอิง Gen3x8 Avalon-MM DMA พร้อมหน่วยความจําภายใน (AN 690)
- วิธีการรัน Avalon-MM DMA Design Part1 (วิดีโอ)
- วิธีการรัน Avalon-MM DMA Design Part2 (วิดีโอ)
- การกําหนดค่าใหม่บางส่วนของฮาร์ดแวร์ SoC
- บทช่วยเรียนการอัปเดตค่าคงที่ในการกําหนดค่าใหม่บางส่วน - Intel Arria อุปกรณ์ 10 GX เท่านั้น (AN 817)
- การกําหนดค่าใหม่บางส่วนตามลําดับขั้นบน PCIe (AN 813)
- บทช่วยสอนการกําหนดค่าใหม่บางส่วนตามลําดับขั้น - Intel Arria อุปกรณ์ 10 GX เท่านั้น (AN 806)
- การกําหนดค่าใหม่บางส่วนของการออกแบบ - Intel Arria อุปกรณ์ 10 GX เท่านั้น (AN 797)
- การกําหนดค่าใหม่บางส่วนบน PCIe (AN 784)
- พอร์ตหลัก PCIe สูงสุด Gen2x8 ด้วย MSI
อุปกรณ์ Intel Cyclone 10
อุปกรณ์รุ่นเก่า Intel
ชุดพัฒนา
ชุดเครื่องมือพัฒนา FPGA GX Stratix® V
ชุดเครื่องมือพัฒนา FPGA GT Arria® V
ชุดเครื่องมือเริ่มต้น GX Arria V
ชุดเครื่องมือพัฒนา FPGA Cyclone® V GT
- PCIe AVMM พร้อมอินเทอร์เฟซหน่วยความจํา DMA และบนชิป
- Gen2x4 AVMM DMA - Cyclone V
- PCIe AVMM พร้อม DMA และอินเทอร์เฟซหน่วยความจําบนชิป (ไดรเวอร์ Linux)
- Gen2x4 AVMM DMA - Arria V
- Gen2x4 AVMM DMA - Cyclone V
PCIe พร้อมการออกแบบอ้างอิงอินเทอร์เฟซหน่วยความจําบนชิป
ชุดเครื่องมือพัฒนา FPGA GX Stratix V
ชุดเครื่องมือพัฒนา FPGA GT Arria V
ชุดเครื่องมือพัฒนา FPGA GT Cyclone V
ชุดพัฒนา FPGA Stratix IV GX
ชุดพัฒนา FPGA Cyclone IV GX
ชุดพัฒนา FPGA Arria II GX
รายการและเครื่องมือเอกสารประกอบ PCIe อื่นๆ
ชุดเครื่องมือพัฒนา FPGA GX Stratix V
3. การผสานรวม IP
โปรดดูที่ส่วน การเริ่มต้นใช้งาน และส่วน Physical Layout of Hard IP ของคู่มือผู้ใช้คอร์ IP ที่คุณเลือก คุณยังสามารถอ้างอิงเอกสารต่อไปนี้เพื่อขอรายละเอียด:
อุปกรณ์ Intel Stratix 10
- วิธีการใช้ PCI Express (PIPE) ใน Intel Stratix 10 ส่วนตัวรับส่งสัญญาณ FPGA ของคู่มือผู้ใช้ Intel Stratix L- และ H-Tile Transceiver PHY
- AN 778: หมายเหตุการใช้งานตัวรับส่งสัญญาณ Intel Stratix 10 รายการ
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10
วิดีโอเพิ่มเติม
ชื่อ เรื่อง |
คำ อธิบาย |
|---|---|
เรียนรู้วิธีกําหนดค่าอุปกรณ์ Intel Arria 10 ของคุณโดยใช้โปรโตคอล PCIe |
|
การออกแบบอ้างอิง PCIe Avalon-MM Master DMA ในอุปกรณ์ Intel Arria 10 (ส่วนที่ 1) |
เรียนรู้วิธีการตั้งค่าฮาร์ดแวร์การออกแบบอ้างอิง PCIe Avalon Memory Mapped (Avalon-MM) DMA ในอุปกรณ์ Intel Arria 10 สําหรับระบบปฏิบัติการ Linux และ Windows จากวิดีโอส่วนที่ 1 นี้ |
การออกแบบอ้างอิง PCIe Avalon-MM Master DMA ในอุปกรณ์ Intel Arria 10 (ส่วนที่ 2) |
เรียนรู้วิธีการตั้งค่าฮาร์ดแวร์การออกแบบอ้างอิง PCIe Avalon Memory Mapped Master DMA ในอุปกรณ์ Intel Arria 10 สําหรับทั้งระบบปฏิบัติการ Linux และ Windows จากวิดีโอส่วนที่ 2 นี้ |
5. ดีบัก
เอกสารเผยแพร่คอร์ทรัพย์สินทางปัญญา (IP)
อุปกรณ์ Intel Agilex® 7
- เอกสารเผยแพร่ P-Tile IP สําหรับ PCI Express IP Core
- หมายเหตุการเผยแพร่ DMA หลายช่องทางสําหรับ PCI Express IP Core
อุปกรณ์ Intel Stratix 10
- เอกสารเผยแพร่ Intel Stratix 10 Multi Channel DMA for PCI Express IP Core
- เอกสารเผยแพร่ L/H-Tile Hard IP สําหรับ PCI Express IP Core
- เอกสารเผยแพร่ P-Tile IP สําหรับ PCI Express IP Core
อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10
คู่มือการวิเคราะห์โครงสร้างข้อบกพร่อง
แนวทางการจัดวางแหล่งข้อมูล FPGA
6. แหล่งข้อมูลเพิ่มเติม
การย้ายไปยังอุปกรณ์ Intel Stratix 10
รายชื่อผู้ประกอบระบบ PCIe-SIG
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้