ศูนย์สนับสนุนอีเธอร์เน็ต
ศูนย์สนับสนุน IP อีเธอร์เน็ตให้ข้อมูลวิธีเลือก ออกแบบ และปรับใช้ลิงก์อีเธอร์เน็ต นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีการนําระบบของคุณมาใช้และดีบักลิงก์อีเธอร์เน็ต หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบอีเธอร์เน็ตตั้งแต่ต้นจนเสร็จสิ้น
รับแหล่งข้อมูลการสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: ดัชนีเอกสาร FPGA หลักสูตรการฝึกอบรม วิดีโอด่วน ตัวอย่างการออกแบบ และฐานความรู้
แผนภาพบล็อกการใช้งานการออกแบบอีเธอร์เน็ต
1. การเลือกอุปกรณ์และ IP
ฉันควรใช้ตระกูล Intel® FPGA ใด
อ้างอิงตาราง 1 เพื่อทําความเข้าใจการสนับสนุนคอร์ทรัพย์สินทางปัญญา (IP) อีเธอร์เน็ตสําหรับอุปกรณ์ Intel Agilex, Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 เปรียบเทียบระหว่างอุปกรณ์ทั้งสี่เพื่อเลือกอุปกรณ์ที่เหมาะสมสําหรับการใช้งานระบบย่อยอีเธอร์เน็ตของคุณ
ตารางที่ 1 - การสนับสนุนอุปกรณ์และคอร์ IP
ตระกูลอุปกรณ์ |
ประเภท Tile (อุปกรณ์ Intel Agilex® 7 เท่านั้น) |
คอร์ IP |
อินเทอร์เฟซทางไฟฟ้า |
การแก้ข้อผิดพลาดในการส่งต่อ |
1588 Precision Time Protocol |
การเจรจาต่อรองอัตโนมัติ/ การฝึกอบรมแบบลิงก์ |
---|---|---|---|---|---|---|
Intel Agilex® 7 |
E-Tile |
คู่มือผู้ใช้ E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI ลิงค์ Consortium 25GBASE-R 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
F-Tile |
10BASE-T 100BASE-T 1000BASE-T |
X |
✓ |
✓ |
||
F-Tile | คู่มือผู้ใช้ F-Tile Intel® FPGA IP MAC Ethernet 10G การหน่วงเวลาต่ํา | NBASE-T | X
|
✓ | X | |
F-Tile | F-Tile Ethernet หลายอัตรา คู่มือผู้ใช้ Intel® FPGA IP | NBASE-T |
|
✓ | ✓ | |
F-Tile | F-Tile 1G/2.5G/5G/10G หลายอัตรา คู่มือผู้ใช้ Intel® FPGA IP PHY Ethernet | NBASE-T | นา | ✓ | ✓ | |
F-Tile | คู่มือผู้ใช้ Intel FPGA IP อีเธอร์เน็ต 25G F-Tile | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-Tile | คู่มือผู้ใช้ Intel® FPGA IP อีเทอร์เน็ต 50G ความหน่วงต่ํา F-Tile | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-Tile | คู่มือผู้ใช้ Intel® FPGA IP อีเทอร์เน็ต 100G ความหน่วงต่ํา F-Tile | 25GBASE-R, 25GBASE-SR |
|
X | ✓ | |
F-Tile | คู่มือผู้ใช้ Intel® FPGA Hard IP F-Tile Ethernet | 10GBASE-KR, 10GBASE-CR 10GBASE-LR, 25GBASE-KR 25GBASE-CR, 25GBASE-R, 25GAUI-1, 40GBASE-KR4 40GBASE-CR4, 40GBASE-SR4, 50GBASE-KR1, 50GBASE-CR1, 50GBASE-KR2, 50GBASE-CR2,50GAUI-1, 50GAUI-2, 100GBASE-KR1, 100GBASE-CR1, 100GBASE-KR2, 100GBASE-CR2, 100GBASE-KR4, 100GBASE-CR4, 100GAUI-1, 100GAUI-2100GAUI-4, CAUI-2, CAUI-4, 200GBASE-KR2, 200GBASE-CR2, 200GBASE-KR4, 200GBASE-CR4, 200GAUI-2200GAUI-4, 200GAUI-8, 400GBASE-KR4, 400GBASE-CR4, 400GAUI-4, 400GBASE-KR8, 400GBASE-CR8, 400GAUI-8 |
|
✓ | ✓ | |
F-Tile |
คู่มือผู้ใช้ระบบย่อย Ethernet Intel® FPGA IP | 10GBASE-KR, 10GBASE-CR, 10GBASE-R, 25GBASE-KR, 25GBASE-CR, 25GBASE-R AUI, 25GBASE-R Consortium Link, 40GBASEKR-4, 40GBASE-CR4, 40GBASE-SR4, 50GBASE-KR2 50GBASE-CR2, 50GAUI-2, 50GAUI-1, 100GBASE-KR4, 100GBASE-CR4, CAUI-4, CAUI-4 2, CAUI-1, 200GAUI-4 , 200GAUI-2 , 200GAUI-8, 400GAUI-8, 400GAUI-4 |
|
✓ | ✓ | |
ตระกูลอุปกรณ์ |
ประเภท Tile (อุปกรณ์ Intel® Stratix® 10 เท่านั้น) |
คอร์ IP |
อินเทอร์เฟซทางไฟฟ้า |
การแก้ข้อผิดพลาดในการส่งต่อ |
1588 Precision Time Protocol |
การเจรจาต่อรองอัตโนมัติ/ การฝึกอบรมแบบลิงก์ |
Intel® Stratix® 10 GX/SX/MX/TX/DX |
L-Tile และ H-Tile |
Intel® FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
L-Tile และ H-TIle |
อีเทอร์เน็ตความหน่วงต่ํา 10G MAC Intel FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
|
L-Tile และ H-Tile |
Intel FPGA IP 10GBASE-R |
|||||
L-Tile และ H-Tile |
Intel FPGA IP 10GBASE-KR PHY |
|||||
L-Tile และ H-Tile |
1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP |
|||||
L-Tile และ H-Tile |
Intel FPGA IP อีเทอร์เน็ต 40 Gbps เวลาแฝงต่ํา |
40G-BASE-R4 |
Firecode FEC |
|
✓ |
|
H-Tile |
Intel® FPGA H-Tile Hard IP สําหรับอีเธอร์เน็ต |
50G-BASE-R2 100G-BASE-R4 |
|
|
✓ |
|
L-Tile และ H-Tile |
IP FPGA 10 Intel Stratix Ethernet 25G |
25GBASE-SR 10GBASE-R |
Reed Solomon (528, 514) |
✓ |
|
|
L-Tile และ H-Tile |
Intel FPGA IP อีเทอร์เน็ต 100 Gbps เวลาแฝงต่ํา |
100G-BASE-R4 |
Reed Solomon (528, 514) |
|
|
|
E-Tile |
คู่มือผู้ใช้ E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต คู่มือผู้ใช้ตัวอย่างการออกแบบ E-Tile Hard IP สําหรับ Ethernet Intel Stratix 10 FPGA IP |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR 25GBASE-R AUI ลิงค์ Consortium 25GBASE-R 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
|
ตระกูลอุปกรณ์ |
คอร์ IP |
อินเทอร์เฟซทางไฟฟ้า |
การแก้ข้อผิดพลาดในการส่งต่อ |
1588 Precision Time Protocol |
การเจรจาต่อรองอัตโนมัติ/ การฝึกอบรมแบบลิงก์ |
|
Intel® Arria® 10 GX/GT/SX |
Intel FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
อีเทอร์เน็ตความหน่วงต่ํา 10G MAC Intel FPGA IP |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
||
Intel FPGA IP 10GBASE-R |
||||||
XAUI PHY Intel FPGA IP |
||||||
Intel FPGA IP 1G/10GbE และ 10GBASE-KR PHY |
||||||
1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel FPGA IP ดูคู่มือผู้ใช้คอร์ IP |
||||||
Intel FPGA IP อีเทอร์เน็ต 40 Gbps เวลาแฝงต่ํา |
40G-BASE-R4 |
Firecode FEC |
✓ |
✓ |
||
Intel FPGA IP อีเทอร์เน็ต 100 Gbps เวลาแฝงต่ํา |
100G-BASE-R10 100G-BASE-R4 |
Reed Solomon (528, 514) |
✓ |
|
||
Intel FPGA IP อีเธอร์เน็ต 25 Gbps |
25G-BASE-R1 |
Reed Solomon (528, 514) |
✓ |
|
||
Intel FPGA IP อีเธอร์เน็ต 50 Gbps |
50G-BASE-R2 |
|
|
|
||
ตระกูลอุปกรณ์ |
คอร์ IP |
อินเทอร์เฟซทางไฟฟ้า |
การแก้ข้อผิดพลาดในการส่งต่อ |
1588 Precision Time Protocol |
การเจรจาต่อรองอัตโนมัติ/ การฝึกอบรมแบบลิงก์ |
|
Intel® Cyclone® 10 LP/GX |
Intel FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
อีเทอร์เน็ตความหน่วงต่ํา 10G MAC Intel FPGA IP (Intel Cyclone® 10 GX เท่านั้น) |
10GBASE-R |
|
✓ |
|
โปรดดูคู่มือผู้ใช้ที่เกี่ยวข้องเพื่อให้เข้าใจและดูว่าคุณสมบัติต่างๆ ที่ระบุไว้ในตารางด้านบนมีความเฉพาะร่วมกันหรือไม่ ตัวอย่างเช่น: Intel FPGA IP สําหรับอีเทอร์เน็ต 100 Gbps เวลาแฝงต่ํา (สําหรับอุปกรณ์ Intel Arria 10) ไม่อนุญาตให้คุณเปิดใช้งาน RS-FEC และ 1588 PTP พร้อมกัน
2.ขั้นตอนการออกแบบและการรวม IP
ฉันจะค้นหาข้อมูลเกี่ยวกับการผนวกรวม IP ได้จากที่ไหน
โปรดดูที่ส่วน การเริ่มต้นใช้งาน ของคู่มือผู้ใช้คอร์ IP ที่คุณเลือก คุณยังสามารถอ้างอิงเอกสารต่อไปนี้เพื่อขอรายละเอียด:
อุปกรณ์ Intel Arria 10
- AN 735: แนวทางการย้ายคอร์ IP MAC Ethernet 10G การหน่วงเวลาต่ํา Intel® FPGA
- AN 795: แนวทางการปรับใช้ระบบย่อยอีเธอร์เน็ต 10G โดยใช้คอร์ IP MAC 10G เวลาแฝงต่ําในอุปกรณ์ Arria® 10
- AN 808: การย้ายแนวทางจาก Intel Arria® 10 เป็น Intel Stratix® 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
ฉันควรใช้คอร์ IP อีเธอร์เน็ตใด
Intel® FPGA IP สําหรับอีเธอร์เน็ต
Intel FPGA IP สําหรับชุดผลิตภัณฑ์ Ethernet มี IP ประเภทต่างๆ เพื่อรองรับอัตราข้อมูลจาก 10 Mbps ถึง 100 Gbps โซลูชัน IP อีเธอร์เน็ตครอบคลุม Media Access Controller และคอร์ IP PHY ซึ่งรวมถึง Physical Medium Attachment (PMA) และ Physical Coding Sublayer (PCS) สําหรับข้อมูลเพิ่มเติม โปรดดูคู่มือผู้ใช้ต่อไปนี้:
อุปกรณ์ Intel Agilex
- คู่มือผู้ใช้ Intel® E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต
- คู่มือผู้ใช้ Intel E-Tile ตัวรับส่งสัญญาณ PHY
- เครื่องมือการจัดวางช่อง Intel E-Tile
- เอกสารข้อมูลอุปกรณ์ Intel Agilex® 7
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel FPGA
- คู่มือผู้ใช้คอร์ IP MAC Ethernet 10G การหน่วงเวลาต่ํา Intel FPGA
- คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตหลายอัตรา PHY Intel Stratix 10 1G/2.5G/5G/10G
- คู่มือผู้ใช้คอร์ IP Intel Stratix 10 10GBASE-KR PHY
- คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ต 40 Gbps Intel Stratix 10
- คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา Intel Stratix
- คู่มือผู้ใช้ Intel Stratix 10 E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต
- คู่มือผู้ใช้ Intel Stratix 10 E-Tile ตัวรับส่งสัญญาณ PHY
- คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต
- คู่มือผู้ใช้ Intel Stratix 10 L- และ H-Tile ตัวรับส่งสัญญาณ PHY
- ตารางข้อมูลอุปกรณ์ Intel Stratix 10
- เครื่องมือการจัดวางช่อง Intel E-Tile
อุปกรณ์ Intel Arria 10
- คู่มือผู้ใช้คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel FPGA
- คู่มือผู้ใช้คอร์ IP MAC Ethernet 10G การหน่วงเวลาต่ํา Intel FPGA
- คู่มือผู้ใช้คอร์ IP Ethernet 25 Gbps
- คู่มือผู้ใช้คอร์ IP Ethernet 50 Gbps
- คู่มือผู้ใช้คอร์ IP Ethernet 40 Gbps การหน่วงเวลาต่ํา
- คู่มือผู้ใช้คอร์ IP อีเทอร์เน็ตความหน่วงต่ํา 100 Gbps
- คู่มือผู้ใช้ฟังก์ชัน MegaCore MAC และ PHY Ethernet 40- และ 100-Gbps การหน่วงเวลาต่ํา
อุปกรณ์ Intel Cyclone 10
3.การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อแบบพิน
อุปกรณ์ Intel Cyclone 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
การตรวจสอบแผนผัง
อุปกรณ์ Intel Cyclone 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
แนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ของ Intel®
- AN 766: แนวทางการออกแบบเลย์เอาต์ของอินเทอร์เฟซสัญญาณความเร็วสูง Intel Stratix 10
- AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs Intel
- AN 875: แนวทางการออกแบบ 10 E-Tile PCB Intel Stratix
- AN 886: แนวทางการออกแบบอุปกรณ์ Intel Agilex® 7
- คู่มือผู้ใช้ Intel Agilex® 7 Power Management
- แนวทางการออกแบบความสมบูรณ์ของสัญญาณอินเทอร์เฟซแบบอนุกรมความเร็วสูงสําหรับตระกูลอุปกรณ์ Intel Agilex® 7
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
แนวทางเกี่ยวกับพลังงานความร้อน
4.ตัวอย่างการออกแบบและการออกแบบอ้างอิง
อุปกรณ์ Intel Arria 10
- อีเธอร์เน็ตความเร็วสามเท่า
- AN647: การออกแบบอ้างอิงชิป PHY แบบพอร์ตเดียวแบบสามพอร์ต
- AN-744: การออกแบบอ้างอิงอีเธอร์เน็ตความเร็วสามเท่าแบบปรับขนาดได้สําหรับอุปกรณ์ Intel Arria 10
- ตัวอย่างการออกแบบ Intel Arria 10 Triple Speed Ethernet และ PHY เนทีฟ
- ตัวอย่างการออกแบบ Intel Arria 10 Triple Speed Ethernet พร้อม IEEE 1588v2 และ PHY แบบเนทีฟ
- Ethernet 10G
- AN 699: การใช้ชุดเครื่องมือการออกแบบ Intel® FPGA Ethernet
- AN794: การออกแบบอ้างอิง Intel Arria 10 Low Latency Ethernet 10G MAC และ XAUI PHY
- AN 701: อีเทอร์เน็ตความหน่วงต่ําที่ปรับขนาดได้ 10G MAC โดยใช้ Intel Arria 10 1G/10G PHY
- AN 838: ความสามารถในการทํางานร่วมกันระหว่างโซลูชันอีเธอร์เน็ต Intel Arria 10 NBASE-T พร้อมการออกแบบอ้างอิง Aquantia Ethernet PHY
- ตัวอย่างการออกแบบอีเธอร์เน็ต 10M-10G แบบหลายความเร็ว Intel Arria 10 SoC Scalable
- ตัวอย่างการออกแบบ Intel Arria 10 Scalable 10G Ethernet MAC + Native PHY พร้อม IEEE 1588v2
อุปกรณ์ Intel Stratix 10
- อีเธอร์เน็ตความเร็วสามเท่า
- AN830: การออกแบบอ้างอิง Intel FPGA Triple Speed Ethernet และบนบอร์ดชิป PHY
- Ethernet 1G/2.5G
- ตัวอย่างการออกแบบอีเธอร์เน็ต 1G/2.5G สําหรับ Intel Stratix 10
- Ethernet 10G
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel FPGA IP สําหรับ Ethernet 10G MAC ความหน่วงแฝงต่ํา
- Ethernet 40G
- คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 40-Gbps Intel FPGA IP สําหรับการหน่วงเวลาต่ํา
- Intel FPGA H-Tile Hard IP สําหรับอีเธอร์เน็ต
- คู่มือผู้ใช้ตัวอย่างการออกแบบ
- Ethernet 100G
- คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 100-Gbps Intel FPGA IP สําหรับความหน่วงต่ํา
- E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel Stratix 10
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA
อุปกรณ์ Intel Agilex 7
- E-Tile Hard IP สําหรับอุปกรณ์ Intel Agilex อีเธอร์เน็ต
- IP อีเธอร์เน็ตความเร็วสามเท่า
- คู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile อีเธอร์เน็ตความเร็วสามเท่า Intel® FPGA IP
- IP Ethernet 10G
- IP Ethernet 25G
- F-Tile Ethernet Hard IP
5. ดีบัก
เครื่อง มือ
ตัวตรวจสอบ 10 Device Ethernet Link Intel Stratix
Ethernet Link Inspector ประกอบด้วยสองเครื่องมือย่อย:
- Link Monitor - ช่วยให้คุณตรวจสอบสภาพของการเชื่อมต่ออีเธอร์เน็ตได้อย่างต่อเนื่องระหว่างอุปกรณ์ Intel Stratix 10 และพาร์ทเนอร์ Link คุณสมบัติหลักบางอย่างที่คุณสามารถตรวจสอบได้คือ: สรุปสถานะการเชื่อมต่อ (การล็อค CDR, ความถี่ที่กู้คืน RX, การล็อคการจัดตําแหน่งเลน ฯลฯ) สถิติแพ็คเก็ต MAC, สถิติ FEC ฯลฯ
- การวิเคราะห์ลิงก์ - ช่วยให้คุณมีความโปร่งใสในลําดับการนําลิงก์มาใช้ (เช่น Auto-negotiation, Link Training ฯลฯ) หรือกิจกรรมอื่นๆ ที่บันทึกในไฟล์ Signal Tap Logic Analyzer กําหนดค่า & บันทึกไฟล์ Signal Tap Logic Analyzer สําหรับเหตุการณ์ที่กําหนด จากนั้นใช้การวิเคราะห์ลิงก์เพื่อนําเข้าเหตุการณ์ที่จับภาพ Intel Stratix พฤติกรรม 10 รายการในระหว่างกิจกรรมนั้นๆ
หากต้องการเข้าถึง Ethernet Link Inspector สําหรับเวอร์ชันซอฟต์แวร์ Intel® Quartus®เฉพาะ โปรดดูที่ตารางด้านล่าง
- สําหรับโมเดลการใช้การสนับสนุน IP และอุปกรณ์ โปรดดูที่ส่วน 'คอร์ IP และอุปกรณ์ที่รองรับ 1.2' ในคู่มือผู้ใช้ Ethernet Link Inspector ที่เกี่ยวข้อง
ไฟล์เครื่องมือ |
เวอร์ชันซอฟต์แวร์ Intel Quartus |
คู่มือผู้ใช้ |
---|---|---|
Intel Quartus ซอฟต์แวร์ 19.1 ขึ้นไป (L, H และ E-Tiles) |
คู่มือผู้ใช้ Ethernet Link Inspector สําหรับอุปกรณ์ Intel® Stratix® 10 |
|
Intel Quartus ซอฟต์แวร์ 18.0 ถึง 18.1.2 (L, H และ E-Tiles) |
คู่มือผู้ใช้ Ethernet Link Inspector Archives for Ethernet Link Inspector Packages v4.1 และ v1.1 | |
Intel Quartus ซอฟต์แวร์ 17.1 และรุ่นก่อนหน้า (L และ H-Tiles) |
คู่มือผู้ใช้ Ethernet Link Inspector Archives for Ethernet Link Inspector Packages v4.1 และ v1.1 |
เอกสารเผยแพร่คอร์ทรัพย์สินทางปัญญา (IP)
อุปกรณ์ Intel Cyclone 10
- เอกสารเผยแพร่คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel FPGA
- เอกสารเผยแพร่คอร์ IP Ethernet 10G MAC ความหน่วงแฝงต่ํา Intel FPGA
อุปกรณ์ Intel Arria 10
- เอกสารเผยแพร่คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel FPGA
- เอกสารเผยแพร่คอร์ IP Ethernet 10G MAC ความหน่วงแฝงต่ํา Intel FPGA
- เอกสารเผยแพร่ 1G/10G และ Backplane Ethernet 10GBASE-KR PHY
- เอกสารเผยแพร่คอร์ IP 1G/2.5G/5G/10G Multi-rate Ethernet PHY Core
- เอกสารเผยแพร่คอร์ IP Ethernet 25G
- เอกสารเผยแพร่คอร์ IP Ethernet 40Gbps ความหน่วงแฝงต่ํา
- เอกสารเผยแพร่คอร์ IP อีเทอร์เน็ต 100 Gbps เวลาแฝงต่ํา
อุปกรณ์ Intel Stratix 10
- เอกสารเผยแพร่คอร์ IP อีเธอร์เน็ตความเร็วสามเท่า Intel FPGA
- เอกสารเผยแพร่คอร์ IP Ethernet 10G MAC ความหน่วงแฝงต่ํา Intel FPGA
- เอกสารเผยแพร่ Intel Stratix 10 10GBASE-KR PHY
- เอกสารเผยแพร่ Intel Stratix 10 H-Tile Hard IP สําหรับ Ethernet IP Core
- เอกสารเผยแพร่ Intel Stratix 10 ความหน่วงแฝงต่ํา 40-Gbps Ethernet IP Core
- เอกสารเผยแพร่สําหรับ Intel Stratix 10 Low Latency 100-Gbps Ethernet IP Core
- เอกสารเผยแพร่ Intel Stratix 10 E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel FPGA IP
อุปกรณ์ Intel Agilex
คู่มือการวิเคราะห์โครงสร้างข้อบกพร่อง
โซลูชันฐานความรู้
อุปกรณ์ Intel Cyclone 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ตความเร็วสามเท่า)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Arria 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ตความเร็วสามเท่า)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ 1G/10G และ Backplane Ethernet 10GBASE-KR PHY)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ PHY อีเธอร์เน็ต 1G/2.5G/5G/10G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 25G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 40 Gbps ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Stratix 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ตความเร็วสามเท่า)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ PHY อีเธอร์เน็ต 1G/2.5G/5G/10G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 25G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 40 Gbps ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเทอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Agilex
Intel® FPGA Technical Training
6.หลักสูตรการฝึกอบรมและวิดีโอ
วิดีโอสั้น Intel® FPGA
หัว ข้อ |
คำ อธิบาย |
---|---|
เรียนรู้เกี่ยวกับการออกแบบอ้างอิงระดับระบบ 1588 ใหม่ของ Intel โดยใช้ทั้ง Intel FPGA IP สําหรับ 10G Ethernet MAC ที่มี 10G BaseR PHY และซอฟต์แวร์ ซึ่งรวมถึง PTP stack LinuxPTPv1.5, preloader, ไดรเวอร์ MAC อีเธอร์เน็ต 10 Gbps และไดรเวอร์ PTP |
|
เทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ต Intel FPGA Nios® II - ส่วนที่ 1 |
เรียนรู้เกี่ยวกับเทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ตหรือ Nios II โปรเซสเซอร์ |
เทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ต Intel FPGA Nios II - ส่วนที่ 2 |
เรียนรู้เกี่ยวกับเทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ตหรือ Nios II โปรเซสเซอร์ |
วิธีการดีบัก Intel FPGA ปัญหาการเจรจาอัตโนมัติอีเธอร์เน็ตความเร็วสามเท่า |
เรียนรู้วิธีใช้การต่อรองอัตโนมัติสําหรับการซิงโครไนซ์อุปกรณ์ต่อพ่วงอีเธอร์เน็ต |
เรียนรู้วิธีดีบักปัญหาการซิงโครไนซ์ลิงค์อีเธอร์เน็ตความเร็วสามเท่า |
|
เรียนรู้วิธีการย้ายคอร์ IP ไปยังตระกูล Intel Arria 10 FPGA โดยใช้ Intel FPGA IP สําหรับอีเธอร์เน็ตความเร็วสามเท่าเป็นตัวอย่าง |
|
การโยกย้ายจาก MAC IP อีเทอร์เน็ต 10G ดั้งเดิมไปยัง 10G Ethernet MAC IP ความหน่วงแฝงต่ําใหม่ |
เรียนรู้เกี่ยวกับ Intel FPGA IP สําหรับอีเทอร์เน็ต 10G ความหน่วงแฝงต่ํา MAC และวิธีการโยกย้ายจาก Intel FPGA IP เดิมสําหรับ 10G Ethernet MAC |
เรียนรู้วิธีใช้คุณสมบัติอีเธอร์เน็ตภายใต้ UEFI Shell หลังจากบูตเข้าสู่ระยะ DXE |
|
การสาธิตฮาร์ดแวร์ตัวอย่างการออกแบบ 1588 MAC ที่ปรับขนาดได้ + 1G/10G PHY |
ชมการสาธิตบน Intel FPGA IP สําหรับ 10G Ethernet MAC และ Intel® FPGA IP สําหรับ 1G/10G PHY ด้วยคุณสมบัติ IEEE 1588 เรียนรู้วิธีดําเนินการทดสอบฮาร์ดแวร์การออกแบบและวิธีการปรับเปลี่ยนสคริปต์ tcl ฮาร์ดแวร์เพื่อระบุวัตถุประสงค์ของการทดสอบ |
รับชมวิดีโอ IP Chalk Talk อีเธอร์เน็ต 2.5G |
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้