ศูนย์สนับสนุนอีเธอร์เน็ต
ศูนย์สนับสนุน IP อีเธอร์เน็ตให้ข้อมูลเกี่ยวกับวิธีเลือก ออกแบบ และใช้งานลิงก์อีเธอร์เน็ต นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีการดึงระบบของคุณและดีบักลิงก์อีเธอร์เน็ต หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบ Ethernet ตั้งแต่ต้นจนจบ
รับแหล่งข้อมูลสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: FPGA ดัชนีเอกสารประกอบ หลักสูตรการฝึกอบรม วิดีโอด่วน ตัวอย่างการออกแบบ และฐานความรู้
แผนภาพบล็อกการปรับใช้การออกแบบอีเธอร์เน็ต
1. การเลือกอุปกรณ์และ IP
ฉันควรใช้ Intel® FPGA ตระกูลใด
โปรดดู ตารางที่ 1 เพื่อทําความเข้าใจการรองรับคอร์ทรัพย์สินทางปัญญา (IP) ของอีเธอร์เน็ตสําหรับอุปกรณ์ Intel Agilex, Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 เปรียบเทียบระหว่างอุปกรณ์ทั้งสี่เพื่อเลือกอุปกรณ์ที่เหมาะสมสําหรับการปรับใช้ระบบย่อย Ethernet ของคุณ
ตารางที่ 1 - การสนับสนุนคอร์อุปกรณ์และ IP
ตระกูลอุปกรณ์ |
ประเภทไทล์ (อุปกรณ์ Intel Agilex® 7 เท่านั้น) |
IP Core |
อินเตอร์เฟซไฟฟ้า |
การแก้ไขข้อผิดพลาดไปข้างหน้า |
1588 Precision Time Protocol |
การต่อรองอัตโนมัติ/ การฝึกอบรมลิงก์ |
|---|---|---|---|---|---|---|
® Intel Agilex 7 |
E-Tile |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR AUI 25GBASE-R ลิงก์ร่วม 25GBASE-R 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
|
F-Tile |
กําลังจะเปิดตัวด้วย F-Tile รุ่นสาธารณะ |
TBD |
TBD |
TBD |
TBD |
|
ตระกูลอุปกรณ์ |
ประเภทไทล์ (อุปกรณ์ Intel® Stratix® 10 เท่านั้น) |
IP Core |
อินเตอร์เฟซไฟฟ้า |
การแก้ไขข้อผิดพลาดไปข้างหน้า |
1588 Precision Time Protocol |
การต่อรองอัตโนมัติ/ การฝึกอบรมลิงก์ |
Intel® Stratix® 10 GX/SX/MX/TX/DX |
L-Tile และ H-Tile |
Intel® FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
L-Tile และ H-Tile |
อีเธอร์เน็ต 10G MAC Intel FPGA IP ความหน่วงแฝงต่ํา |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
|
L-Tile และ H-Tile |
Intel FPGA IP 10GBASE-R |
|||||
L-Tile และ H-Tile |
Intel FPGA IP PHY 10GBASE-KR |
|||||
L-Tile และ H-Tile |
Intel FPGA IP 1G/2.5G/5G/10G Multi-rate Ethernet PHY |
|||||
L-Tile และ H-Tile |
Intel FPGA IP อีเธอร์เน็ต 40-Gbps ความหน่วงแฝงต่ํา |
40G-BASE-R4 |
Firecode FEC |
|
✓ |
|
H-Tile |
Intel® FPGA H-Tile Hard IP สําหรับอีเธอร์เน็ต |
50G-BASE-R2 100G-BASE-R4 |
|
|
✓ |
|
L-Tile และ H-Tile |
IP FPGA อีเธอร์เน็ต 25G Intel Stratix 10 |
25GBASE-SR 10GBASE-R |
Reed Solomon (528, 514) |
✓ |
|
|
L-Tile และ H-Tile |
Intel FPGA IP อีเธอร์เน็ต 100-Gbps ความหน่วงแฝงต่ํา |
100G-BASE-R4 |
Reed Solomon (528, 514) |
|
|
|
E-Tile |
คู่มือผู้ใช้ E-Tile Hard IP สําหรับ Ethernet Intel FPGA IP คู่มือผู้ใช้ตัวอย่างการออกแบบ E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel Stratix 10 FPGA IP |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 25GBASE-KR 25GBASE-CR AUI 25GBASE-R ลิงก์ร่วม 25GBASE-R 10GBASE-KR 10GBASE-CR |
Reed Solomon (528, 514) Reed Solomon (544, 514) |
✓ |
✓ |
|
ตระกูลอุปกรณ์ |
IP Core |
อินเตอร์เฟซไฟฟ้า |
การแก้ไขข้อผิดพลาดไปข้างหน้า |
1588 Precision Time Protocol |
การต่อรองอัตโนมัติ/ การฝึกอบรมลิงก์ |
|
Intel® Arria® 10 GX/GT/SX |
Intel FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
อีเธอร์เน็ต 10G MAC Intel FPGA IP ความหน่วงแฝงต่ํา |
10BASE-T 100BASET 1000BASE-T 1000BASE-X 10GBASE-R NBASE-T MGBASE-T |
Firecode FEC |
✓ |
✓ |
||
Intel FPGA IP 10GBASE-R |
||||||
XAUI PHY Intel FPGA IP |
||||||
Intel FPGA IP 1G/10GbE และ 10GBASE-KR PHY |
||||||
| Intel FPGA IP 1G/2.5G/5G/10G Multi-rate Ethernet PHY ดูคู่มือผู้ใช้แกน IP |
||||||
Intel FPGA IP อีเธอร์เน็ต 40 Gbps ความหน่วงแฝงต่ํา |
40G-BASE-R4 |
Firecode FEC |
✓ |
✓ |
||
Intel FPGA IP อีเธอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา |
100G-BASE-R10 100G-BASE-R4 |
Reed Solomon (528, 514) |
✓ |
|
||
Intel FPGA IP อีเธอร์เน็ต 25 Gbps |
25G-BASE-R1 |
Reed Solomon (528, 514) |
✓ |
|
||
Intel FPGA IP อีเธอร์เน็ต 50 Gbps |
50G-BASE-R2 |
|
|
|
||
ตระกูลอุปกรณ์ |
IP Core |
อินเตอร์เฟซไฟฟ้า |
การแก้ไขข้อผิดพลาดไปข้างหน้า |
1588 Precision Time Protocol |
การต่อรองอัตโนมัติ/ การฝึกอบรมลิงก์ |
|
Intel® Cyclone® 10 LP/GX |
Intel FPGA IP อีเธอร์เน็ตความเร็วสามเท่า |
10BASE-T 100BASET 1000BASE-T 1000BASE-X |
|
✓ |
✓ |
|
อีเธอร์เน็ต 10G MAC Intel FPGA IP ความหน่วงแฝงต่ํา (Intel Cyclone® 10 GX เท่านั้น) |
10GBASE-R |
|
✓ |
|
||
โปรดดูคู่มือผู้ใช้ที่เกี่ยวข้องเพื่อทําความเข้าใจและดูว่าคุณสมบัติต่างๆ ที่ระบุไว้ในตารางด้านบนมีความพิเศษเฉพาะตัวหรือไม่ ตัวอย่างเช่น Intel FPGA IP สําหรับอีเธอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา (สําหรับอุปกรณ์ Intel Arria 10) ไม่อนุญาตให้คุณเปิดใช้งาน RS-FEC และ 1588 PTP พร้อมกัน
2. การออกแบบที่ไหลเวียนและการรวม IP
ฉันจะค้นหาข้อมูลเกี่ยวกับการผนวกรวม IP ได้ที่ไหน
โปรดดูที่ ส่วน เริ่มต้นใช้งาน ใน คู่มือผู้ใช้คอร์ IP ที่คุณเลือก คุณยังสามารถดูเอกสารต่อไปนี้เพื่อดูรายละเอียด:
อุปกรณ์ Intel Arria 10
- AN 735: แนวทางการย้ายไปใช้คอร์ Ethernet 10G MAC IP ความหน่วงแฝงต่ํา Intel® FPGA
- AN 795: แนวทางการปรับใช้สําหรับระบบย่อยอีเธอร์เน็ต 10G โดยใช้ 10G MAC IP Core ความหน่วงต่ําในอุปกรณ์ Arria® 10
- 808: การย้ายแนวทางจาก Intel Arria® 10 เป็น Intel Stratix® 10 สําหรับระบบย่อยอีเธอร์เน็ต 10G
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
ฉันควรใช้ Ethernet IP Core รุ่นใด
Intel® FPGA IP สําหรับอีเธอร์เน็ต
Intel FPGA IP สําหรับกลุ่มผลิตภัณฑ์อีเธอร์เน็ตมี IP ประเภทต่างๆ เพื่อรองรับอัตราข้อมูลตั้งแต่ 10 Mbps ถึง 100 Gbps โซลูชัน Ethernet IP ครอบคลุม Media Access Controller และ PHY IP Core ซึ่งรวมถึงฟิสิคัลปานกลางแนบ (PMA) และไดร์ฟคอนโทรลเลอร์ย่อย (PCS) สําหรับข้อมูลเพิ่มเติม โปรดดูคู่มือผู้ใช้ต่อไปนี้:
อุปกรณ์ Intel Agilex
- คู่มือผู้ใช้ Intel® E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต
- คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel E-Tile PHY
- เครื่องมือการจัดวางช่องทาง Intel E-Tile
- ® เอกสารข้อมูลอุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้คอร์ IP Intel FPGA Speed Ethernet Triple
- คู่มือผู้ใช้อีเธอร์เน็ต 10G MAC IP Core Intel FPGA ความหน่วงแฝงต่ํา
- คู่มือผู้ใช้ Ethernet PHY Core Intel Stratix 10 1G/2.5G/5G/10G
- คู่มือผู้ใช้ Intel Stratix 10 10GBASE-KR PHY IP Core
- คู่มือผู้ใช้ IP คอร์อีเธอร์เน็ต Intel Stratix 10 ความหน่วงแฝงต่ํา 40-Gbps
- คู่มือผู้ใช้ IP คอร์อีเธอร์เน็ต Intel Stratix 10 ความหน่วงแฝงต่ํา 10 ตัว
- คู่มือผู้ใช้ Intel Stratix 10 E-Tile Hard IP สําหรับ Intel FPGA IP อีเธอร์เน็ต
- คู่มือผู้ใช้ Intel Stratix 10 E-Tile Transceiver PHY
- คู่มือผู้ใช้ Intel Stratix 10 H-Tile Hard IP สําหรับ Ethernet Intel FPGA IP
- คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel Stratix 10 L และ H-Tile PHY
- ตารางข้อมูลอุปกรณ์ Intel Stratix 10
- เครื่องมือการจัดวางช่องทาง Intel E-Tile
อุปกรณ์ Intel Arria 10
- คู่มือผู้ใช้คอร์ IP Intel FPGA Speed Ethernet Triple
- คู่มือผู้ใช้อีเธอร์เน็ต 10G MAC IP Core Intel FPGA ความหน่วงแฝงต่ํา
- คู่มือผู้ใช้ Ethernet IP Core ขนาด 25 Gbps
- คู่มือผู้ใช้ 50 Gbps Ethernet IP Core
- คู่มือผู้ใช้ IP Core Ethernet 40 Gbps ความหน่วงแฝงต่ํา
- คู่มือผู้ใช้ Ethernet IP Core 100 Gbps ความหน่วงแฝงต่ํา
- คู่มือผู้ใช้อีเธอร์เน็ต MAC 40 และ 100-Gbps ความหน่วงแฝงต่ําและ PHY MegaCore Function
อุปกรณ์ Intel Cyclone 10
3. การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อพิน
อุปกรณ์ Intel Cyclone 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
การตรวจสอบแผนผัง
อุปกรณ์ Intel Cyclone 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Agilex
แนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ของ Intel®
- AN 766: แนวทางการออกแบบเลย์เอาต์อินเทอร์เฟซสัญญาณความเร็วสูง Intel Stratix 10 อุปกรณ์
- 613: ข้อควรพิจารณาเกี่ยวกับการออกแบบ PCB Stackup สําหรับ FPGAs Intel
- AN 875: แนวทางการออกแบบ Intel Stratix 10 E-Tile PCB
- AN 886: แนวทางการออกแบบอุปกรณ์ Intel Agilex® 7
- ® คู่มือผู้ใช้ Intel Agilex 7 Power Management
- ® แนวทางการออกแบบการตรวจสอบความถูกต้องของสัญญาณอินเทอร์เฟซแบบอนุกรมความเร็วสูง Intel Agilex 7 ตระกูล
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
แนวทางด้านพลังงานความร้อน
4. ตัวอย่างการออกแบบและการออกแบบอ้างอิง
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
อุปกรณ์ Intel Arria 10
- อีเธอร์เน็ตความเร็วสามเท่า
- AN647: การออกแบบอ้างอิงชิป PHY แบบพอร์ตเดียวแบบ Triple Speed Ethernet และแบบออนบอร์ด PHY
- AN-744: การออกแบบอ้างอิงอีเธอร์เน็ตความเร็วสามเท่าที่ปรับขนาดได้สําหรับอุปกรณ์ Intel Arria 10
- ตัวอย่างการออกแบบ Intel Arria 10 Speed Ethernet และ Native PHY
- Intel Arria 10 Triple Speed Ethernet พร้อม IEEE 1588v2 และตัวอย่างการออกแบบ Native PHY
- อีเธอร์เน็ต 10G
- AN 699: การใช้ชุดเครื่องมือการออกแบบ Intel® FPGA Ethernet
- AN794: Intel Arria 10 อีเธอร์เน็ตความหน่วงแฝงต่ํา 10G MAC และการออกแบบอ้างอิง XAUI PHY
- AN 701: Ethernet 10G MAC ความหน่วงแฝงต่ําที่ปรับขนาดได้โดยใช้ Intel Arria 10 1G/10G PHY
- AN 838: การทํางานร่วมกันระหว่างโซลูชันอีเธอร์เน็ต Intel Arria 10 NBASE-T ที่มีการออกแบบที่อ้างอิง Aquantia Ethernet PHY
- ตัวอย่างการออกแบบอีเธอร์เน็ต 10 SoC แบบปรับขนาดได้หลายความเร็ว 10M-10G Intel Arria
- Intel Arria 10 Scalable 10G Ethernet MAC + PHY แบบเนทีฟพร้อมตัวอย่างการออกแบบ IEEE 1588v2
อุปกรณ์ Intel Stratix 10
- อีเธอร์เน็ตความเร็วสามเท่า
- AN830: Intel FPGA Triple Speed Ethernet และการออกแบบที่อ้างอิงชิป PHY บนบอร์ด
- อีเธอร์เน็ต 1G/2.5G
- ตัวอย่างการออกแบบอีเธอร์เน็ต 1G/2.5G สําหรับ Intel Stratix 10
- อีเธอร์เน็ต 10G
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel FPGA IP สําหรับ Ethernet 10G MAC ความหน่วงแฝงต่ํา
- อีเธอร์เน็ต 40G
- คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต Intel FPGA IP สําหรับอีเธอร์เน็ต 40-Gbps ความหน่วงแฝงต่ํา
- Intel FPGA H-Tile Hard IP สําหรับอีเธอร์เน็ต
- คู่มือผู้ใช้ตัวอย่างการออกแบบ
- อีเธอร์เน็ต 100G
- คู่มือผู้ใช้ตัวอย่างการออกแบบอีเธอร์เน็ต Intel FPGA IP สําหรับการออกแบบอีเธอร์เน็ต 100-Gbps ความหน่วงแฝงต่ํา
- E-Tile Hard IP สําหรับอีเธอร์เน็ต Intel Stratix 10
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA
อุปกรณ์ Intel Agilex
- E-Tile Hard IP สําหรับอุปกรณ์ Intel Agilex อีเธอร์เน็ต
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA
แหล่งข้อมูลเพิ่มเติม
5. ดีบัก
เครื่อง มือ
ตัวตรวจสอบการเชื่อมต่ออีเธอร์เน็ตอุปกรณ์ Intel Stratix 10
Ethernet Link Inspector ประกอบด้วยเครื่องมือย่อยสองตัว:
- การตรวจสอบการเชื่อมต่อ - ช่วยให้คุณสามารถตรวจสอบสถานภาพของลิงก์อีเธอร์เน็ตระหว่างอุปกรณ์ Intel Stratix 10 และพาร์ทเนอร์ลิงก์ได้อย่างต่อเนื่อง คุณสมบัติหลักบางประการที่คุณสามารถตรวจสอบได้คือ: สรุปสถานะลิงก์ (การล็อก CDR, ความถี่ที่กู้คืน RX, Lane Alignment Lock ฯลฯ) สถิติแพคเก็ต MAC, สถิติ FEC ฯลฯ
- การวิเคราะห์ลิงก์ - ช่วยให้คุณมีความโปร่งใสในลิงก์เพื่อสร้างลําดับ (เช่นการต่อรองอัตโนมัติ การฝึกอบรมลิงก์ ฯลฯ) หรือเหตุการณ์อื่น ๆ ที่บันทึกไว้ในไฟล์ Signal Tap Logic Analyzer กําหนดค่า & บันทึกไฟล์ Signal Tap Logic Analyzer สําหรับเหตุการณ์ดังกล่าว แล้วใช้ การวิเคราะห์ลิงก์ เพื่อนําเข้าเหตุการณ์ที่จับภาพแล้วศึกษา Intel Stratix พฤติกรรม 10 ในช่วงระยะเวลาของกิจกรรมนั้น
หากต้องการเข้าถึง Ethernet Link Inspector สําหรับเวอร์ชันซอฟต์แวร์ Intel® Quartus®ที่เฉพาะเจาะจง โปรดดูตารางด้านล่าง
- สําหรับรูปแบบการใช้งาน IP และอุปกรณ์ โปรดดูที่ส่วน "คอร์และอุปกรณ์ IP ที่รองรับ 1.2" ในคู่มือผู้ใช้ตัวตรวจสอบลิงก์อีเธอร์เน็ตที่เกี่ยวข้อง
ไฟล์เครื่องมือ |
เวอร์ชั่นซอฟต์แวร์ Intel Quartus |
คู่มือผู้ใช้ |
|---|---|---|
ซอฟต์แวร์ Intel Quartus 19.1 ขึ้นไป (L, H, และ E-Tiles) |
คู่มือผู้ใช้ Ethernet Link Inspector สําหรับอุปกรณ์ Intel® Stratix® 10 |
|
ซอฟต์แวร์ Intel Quartus 18.0 ถึง 18.1.2 (L, H, และ E-Tiles) |
หน่วยเก็บถาวรคู่มือผู้ใช้ตัวตรวจสอบ Ethernet Link สําหรับแพคเกจตัวตรวจสอบ Ethernet Link v4.1 และ v1.1 | |
ซอฟต์แวร์ Intel Quartus 17.1 และก่อนหน้า (L และ H-Tiles) |
หน่วยเก็บถาวรคู่มือผู้ใช้ตัวตรวจสอบ Ethernet Link สําหรับแพคเกจตัวตรวจสอบ Ethernet Link v4.1 และ v1.1 |
หมายเหตุรีลีสคอร์ทรัพย์สินทางปัญญา (IP)
อุปกรณ์ Intel Cyclone 10
- หมายเหตุรีลีสคอร์ IP Intel FPGA Speed Ethernet Triple
- บันทึกประจํารุ่นอีเธอร์เน็ต 10G MAC IP ความหน่วงแฝงต่ํา Intel FPGA
อุปกรณ์ Intel Arria 10
- หมายเหตุรีลีสคอร์ IP Intel FPGA Speed Ethernet Triple
- บันทึกประจํารุ่นอีเธอร์เน็ต 10G MAC IP ความหน่วงแฝงต่ํา Intel FPGA
- หมายเหตุรีลีส 1G/10G และ Backplane Ethernet 10GBASE-KR PHY
- หมายเหตุรีลีสคอร์ 1G/2.5G/5G/10G Multi-rate Ethernet PHY IP Core
- บันทึกประจํารุ่น 25G Ethernet IP Core
- บันทึกประจํารุ่นแกน IP Ethernet 40Gbps ความหน่วงแฝงต่ํา
- หมายเหตุรีลีสคอร์ IP Core ความหน่วงแฝงต่ํา 100-Gbps
อุปกรณ์ Intel Stratix 10
- หมายเหตุรีลีสคอร์ IP Intel FPGA Speed Ethernet Triple
- บันทึกประจํารุ่นอีเธอร์เน็ต 10G MAC IP ความหน่วงแฝงต่ํา Intel FPGA
- บันทึกย่อประจํารุ่น Intel Stratix 10 10GBASE-KR PHY
- Intel Stratix 10 H-Tile Hard IP สําหรับบันทึกประจํารุ่น Ethernet IP Core
- หมายเหตุรีลีสคอร์ IP คอร์ Intel Stratix 10 Ethernet 40-Gbps ความหน่วงแฝงต่ํา
- หมายเหตุรีลีสคอร์ IP คอร์ Intel Stratix 10 Ethernet 10-Gbps ความหน่วงแฝงต่ํา
- Intel Stratix 10 E-Tile Hard IP สําหรับ Ethernet Intel FPGA IP หมายเหตุรีลีส
อุปกรณ์ Intel Agilex
คู่มือการวิเคราะห์ข้อบกพร่องของโครงสร้าง
โซลูชันฐานความรู้
อุปกรณ์ Intel Cyclone 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Triple Speed Ethernet)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Ethernet 10G MAC ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Arria 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Triple-Speed Ethernet)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Ethernet 10G MAC ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ 1G/10G และ Backplane Ethernet 10GBASE-KR PHY)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ 1G/2.5G/5G/10G Ethernet Multi-rate PHY)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 25G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 40 Gbps ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Stratix 10
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Triple Speed Ethernet)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ Ethernet 10G MAC ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับ 1G/2.5G/5G/10G Ethernet Multi-rate PHY)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 25G)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 40 Gbps ความหน่วงแฝงต่ํา)
- ค้นหาฐานความรู้ (Intel FPGA IP สําหรับอีเธอร์เน็ต 100 Gbps ความหน่วงแฝงต่ํา)
อุปกรณ์ Intel Agilex
Intel® FPGA Technical Training
6. หลักสูตรและวิดีโอการฝึกอบรม
วิดีโอด่วน Intel® FPGA
หัว ข้อ |
คำ อธิบาย |
|---|---|
โซลูชันระบบ Intel FPGA 1588 ทํางานในโหมดนาฬิกาที่แตกต่างกันอย่างไร |
เรียนรู้เกี่ยวกับการออกแบบอ้างอิงระดับระบบ 1588 ใหม่ของ Intel โดยใช้ทั้ง Intel FPGA IP สําหรับ Ethernet MAC 10G ที่มี 10G BaseR PHY และซอฟต์แวร์ ซึ่งรวมถึง PTP Stack LinuxPTPv1.5 ตัวโหลดล่วงหน้า ไดรเวอร์ Ethernet MAC 10 Gbps และไดรเวอร์ PTP |
เทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ต Intel FPGA Nios® II - ส่วนที่ 1 |
เรียนรู้เกี่ยวกับเทคนิคการดีบักสําหรับ Ethernet หรือการออกแบบโปรเซสเซอร์ Nios II |
เทคนิคการดีบักสําหรับการออกแบบอีเธอร์เน็ต Intel FPGA Nios II - ส่วนที่ 2 |
เรียนรู้เกี่ยวกับเทคนิคการดีบักสําหรับ Ethernet หรือการออกแบบโปรเซสเซอร์ Nios II |
วิธีการดีบัก Intel FPGA ปัญหาการต่อรองอัตโนมัติ Triple Speed Ethernet |
เรียนรู้วิธีใช้การต่อรองอัตโนมัติสําหรับการซิงโครไนส์อุปกรณ์ต่อพ่วงอีเธอร์เน็ต |
เรียนรู้วิธีดีบักปัญหาการซิงโครไนส์ลิงก์อีเธอร์เน็ตความเร็วสามเท่า |
|
วิธีการย้าย Intel FPGA Triple Speed Ethernet ไปยังอุปกรณ์ Arria 10 ในซอฟต์แวร์ Quartus® |
เรียนรู้วิธีย้ายคอร์ IP ไปยังตระกูล Intel Arria 10 FPGA โดยใช้ Intel FPGA IP สําหรับอีเธอร์เน็ตความเร็วสามเท่าเป็นตัวอย่าง |
การย้ายจาก IP Ethernet MAC 10G แบบดั้งเดิมไปยัง IP Ethernet MAC 10G ความหน่วงต่ําใหม่ |
เรียนรู้เกี่ยวกับ Intel FPGA IP สําหรับ Ethernet MAC 10G ความหน่วงแฝงต่ําและวิธีการย้ายจาก Intel FPGA IP แบบดั้งเดิมสําหรับ Ethernet MAC 10G |
เรียนรู้วิธีใช้คุณสมบัติอีเธอร์เน็ตภายใต้ UEFI Shell หลังจากบูตไปยังเฟส DXE |
|
Scalable 10G MAC + 1G/10G PHY พร้อมการสาธิตฮาร์ดแวร์ตัวอย่างการออกแบบ 1588 |
ดูการสาธิตเกี่ยวกับ Intel FPGA IP สําหรับ 10G Ethernet MAC และ Intel® FPGA IP สําหรับ 1G/10G PHY พร้อมคุณสมบัติ IEEE 1588 เรียนรู้วิธีดําเนินการทดสอบฮาร์ดแวร์การออกแบบและวิธีปรับเปลี่ยนสคริปต์ TCL ของฮาร์ดแวร์เพื่อระบุวัตถุประสงค์ของการทดสอบ |
ดูวิดีโอ 2.5G Ethernet IP Chalk Talk |
เทคโนโลยีอื่นๆ
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้