ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime - ศูนย์สนับสนุน
ชุดซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ครอบคลุมเครื่องมือการออกแบบซอฟต์แวร์ทั้งหมดที่จําเป็นสําหรับการนํา Intel® FPGA ของคุณจากแนวคิดสู่การผลิต หัวข้อต่างๆ ในหน้าเว็บนี้จะแนะนําคุณเกี่ยวกับคุณสมบัติซอฟต์แวร์ Intel® Quartus® Prime ทั้งหมด เลือกพื้นที่ที่คุณสนใจและไปยังแหล่งข้อมูลเฉพาะที่คุณต้องการในขั้นตอนการออกแบบ Intel® Quartus® Prime
เริ่มต้นใช้งาน
ภาพรวม
ซอฟต์แวร์ Intel® Quartus® Prime ประกอบด้วยเครื่องมือซอฟต์แวร์ทั้งหมดที่คุณจําเป็นต้องกําหนด จําลอง ปรับใช้ และดีบักการออกแบบ FPGA ของคุณ หากต้องการเริ่มต้นใช้งาน ให้คลิกปุ่มด้านล่างเพื่อดาวน์โหลดและอนุญาตให้ใช้ซอฟต์แวร์ และรับคําแนะนําในการเริ่มต้นใช้งานอย่างรวดเร็ว จากนั้นทบทวนเนื้อหาการฝึกอบรมบางส่วนที่นําเสนอสําหรับซอฟต์แวร์ Intel® Quartus® Prime ตั้งแต่บทช่วยสอนออนไลน์สั้นๆ ไปจนถึงชั้นเรียนที่นําโดยผู้สอนตลอดวัน
ความแตกต่างระหว่าง Standard และ Pro Edition คืออะไร
1. ดาวน์โหลดซอฟต์แวร์ Intel® Quartus® Prime
2. รับใบอนุญาตใช้งานซอฟต์แวร์ Intel® Quartus® Prime
3. ดูคู่มือเริ่มต้นใช้งานฉบับย่อ
ในส่วน "การเริ่มต้นใช้งาน" เราแสดงแหล่งข้อมูลพื้นฐานที่จะช่วยคุณเริ่มต้นใช้งาน รวมถึงคู่มือการเริ่มต้นใช้งานฉบับย่อ ลิงก์ไปยังเอกสารพื้นฐาน และลิงก์ของหลักสูตรการฝึกอบรมออนไลน์และนําโดยผู้สอนที่มีอยู่
เริ่มต้นใช้งาน
- คู่มือเริ่มต้นใช้งานฉบับย่อสําหรับซอฟต์แวร์ Intel® Quartus® Prime
- คู่มือสั้นๆ เกี่ยวกับวิธีการตั้งค่าโครงการ คอมไพล์ ดําเนินการวิเคราะห์เวลา และตั้งโปรแกรมอุปกรณ์ FPGA
- อ่านฉันก่อน! (ORMF1000)
- หลักสูตรออนไลน์ฟรี 47 นาที หลักสูตรนี้เป็นจุดเริ่มต้นที่จะช่วยให้คุณเข้าใจและใช้ผลิตภัณฑ์ สื่อโฆษณา และแหล่งข้อมูล Intel® FPGA ได้อย่างรวดเร็ว
คู่มือผู้ใช้
คู่มือผู้ใช้ซอฟต์แวร์ Intel® Quartus® Prime
คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition:
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เริ่มต้นใช้งาน
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: Platform Designer
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คําแนะนําในการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คอมไพเลอร์
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเพิ่มประสิทธิภาพการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: โปรแกรมเมอร์
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การออกแบบที่ใช้บล็อก
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การกําหนดค่าใหม่บางส่วน
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบริษัทอื่น
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การสังเคราะห์ของบริษัทอื่น
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือดีบัก
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ตัววิเคราะห์เวลา
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ข้อจํากัดในการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือการออกแบบ PCB
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเขียนสคริปต์
คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition:
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เริ่มต้นใช้งาน
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: Platform Designer
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: คําแนะนําในการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: คอมไพเลอร์
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การเพิ่มประสิทธิภาพการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: โปรแกรมเมอร์
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การกําหนดค่าใหม่บางส่วน
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การจําลองของบริษัทอื่น
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เครื่องมือดีบัก
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การสังเคราะห์ของบุคคลที่สาม
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: ตัววิเคราะห์เวลา
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: ข้อจํากัดในการออกแบบ
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เครื่องมือออกแบบ PCB
- คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: สคริปต์
การฝึกอบรมซอฟต์แวร์ Intel® Quartus® Prime
Intel ขอเสนอการฝึกอบรมหลากหลายประเภท ทั้งแบบออนไลน์และแบบตัวต่อตัวเพื่อช่วยให้คุณก้าวตามทันความก้าวหน้าของการออกแบบ Intel® Quartus® Prime อย่างรวดเร็ว นี่คือชั้นเรียนการฝึกอบรมที่แนะนําบางส่วนเพื่อช่วยให้คุณเริ่มต้น
การฝึกอบรมซอฟต์แวร์ Intel® Quartus® Prime
หมายเลข | หลักสูตรระยะเวลาของ | ชื่อหลักสูตร | |
---|---|---|---|
ซอฟต์แวร์ Intel® Quartus® Prime: รากฐาน | ระดับชั้นเสมือนจริงที่นําโดยผู้สอน | 8 ชั่วโมง | IDSW110 |
มีหลักสูตรการฝึกอบรมอีกมากมาย สําหรับแคตตาล็อกแบบเต็ม โปรดดูหน้า Intel® FPGA Training
1. การวางแผน I/O
ภาพรวมการวางแผน I/O
การวางแผน I/O จะดําเนินการในช่วงเริ่มต้นในการออกแบบ FPGA เพื่อให้มั่นใจว่าอุปกรณ์เป้าหมายของคุณจะประสบความสําเร็จ ในขณะเดียวกันก็พบกับข้อจํากัดด้านพินและเวลาเฉพาะ ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอสองเครื่องมือในการจัดการกระบวนการที่ซับซ้อนในการตอบสนองข้อจํากัดมากมายของการจัดวาง I/O
งานวางแผน I/O | ของเครื่องมือ | วิธีการเข้าถึง |
---|---|---|
ตัววางแผนอินเทอร์เฟซ | วางแผนอินเทอร์เฟซและอุปกรณ์ต่อพ่วง | เครื่องมือวางแผนอินเทอร์เฟซ> |
ตัววางแผนพิน | แก้ไข ตรวจสอบความถูกต้อง หรือส่งออกการบ้านพิน | ตัววางแผนพิน>ที่ได้รับมอบหมาย |
Interface Planner จัดการความซับซ้อนของการรวมหลายโมดูลเข้ากับข้อกําหนดฮาร์ดสําหรับการบ้านพิน (เช่น PCI Express*, DDR และลูปแบบเฟสล็อค (PLL) คอร์ทรัพย์สินทางปัญญา (IP) ตัววางแผนอินเทอร์เฟซโต้ตอบแบบไดนามิกกับ Intel® Quartus® Prime Fitter เพื่อตรวจสอบการวางตําแหน่งที่ถูกต้องตามกฎหมายในขณะที่คุณวางแผน คุณสามารถประเมินแผนผังที่แตกต่างกันโดยใช้รายงานเชิงโต้ตอบเพื่อวางแผนการใช้งานที่ดีที่สุดอย่างถูกต้อง
Pin Planner เป็นเครื่องมือกําหนดพินระดับต่ํา ใช้สิ่งนี้เพื่อวางพิน I/O ด้วยตนเองและเพื่อระบุอัตราการสเลฟและความแข็งแกร่งของไดรฟ์
การวางแผน I/O - เอกสารและการฝึกอบรม
การวางแผน I/O - เอกสารประกอบเครื่องมือซอฟต์แวร์
- บทพินการจัดการอุปกรณ์ I/O ในส่วนของคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
- บทการวางแผนอินเทอร์เฟซในส่วนของคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
การวางแผน I/O - เอกสารประกอบอุปกรณ์
การวางแผน I/O - ชั้นเรียนการฝึกอบรม
หมายเลข | หลักสูตรระยะเวลาของ | หลักสูตร | |
---|---|---|---|
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายพร้อมพิมพ์เขียว | ฟรี ออนไลน์ | 40 นาที | OBLUEINTRO |
การวางแผน I/O - แหล่งข้อมูลอื่นๆ
การวางแผน I/O ต้องคํานึงถึงข้อควรพิจารณามากมายโดยเฉพาะอย่างยิ่งเมื่อมี I/O ความเร็วสูงหรือโปรโตคอลเฉพาะเข้ามาเกี่ยวข้อง สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการสนับสนุนการจัดการ I/O และการพัฒนาบอร์ด โปรดไปที่หน้าเว็บการจัดการ I/O, การสนับสนุนการพัฒนาบอร์ด และศูนย์อบรมการวิเคราะห์ความถูกต้องของสัญญาณ
2. รายการออกแบบ
รายการออกแบบ - ภาพรวม
คุณสามารถแสดงการออกแบบของคุณโดยใช้วิธีการป้อนข้อมูลการออกแบบหลายวิธี:
- การใช้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer เครื่องมือป้อนข้อมูลกราฟิกสําหรับเชื่อมต่อโมดูลที่ซับซ้อนในรูปแบบที่มีโครงสร้าง
- วิธีการระดับเริ่มต้นอื่นๆ ในระดับสูง
- การสังเคราะห์ระดับสูง (HLS) โดยใช้ C++ เพื่อแสดงโมดูลที่ซับซ้อน
- OpenCL™ ใช้ C++ ในการปรับใช้อัลกอริธึมการคํานวณบนแพลตฟอร์มที่แตกต่างกัน
ทรัพย์สินทางปัญญา
นอกเหนือจากรายการออกแบบโดยตรงแล้ว Intel® FPGAs ยังรองรับทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาโดยเฉพาะสําหรับใช้งานใน intel® FPGAs
การเรียนรู้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
Intel เสนอหลักสูตรการฝึกอบรม HDL หลายหลักสูตร ตั้งแต่ภาพรวมออนไลน์ฟรีไปจนถึงชั้นเรียนที่นําโดยผู้สอนตลอดวัน
หมายเลข | หลักสูตรระยะเวลาของ | หลักสูตร | |
---|---|---|---|
ข้อมูลเบื้องต้นเกี่ยวกับ Verilog HDL | 8 ชั่วโมง | นําโดยผู้สอน | IHDL120 |
ข้อมูลพื้นฐานเกี่ยวกับ Verilog HDL | 50 นาที | ออนไลน์ ฟรี | OHDL1120 |
ข้อมูลพื้นฐานเกี่ยวกับ VHDL | 92 นาที | ออนไลน์ ฟรี | OHDL1110 |
เทคนิคการออกแบบ Verilog HDL ขั้นสูง | 8 ชั่วโมง | นําโดยผู้สอน | IHDL230 |
SystemVerilog พร้อมซอฟต์แวร์ Quartus® II | 38 นาที | ออนไลน์ ฟรี | OHDL1125 |
การใช้เทมเพลต HDL
ซอฟต์แวร์ Intel® Quartus® Prime มีเทมเพลตหลายแบบสําหรับองค์ประกอบลอจิกที่ใช้บ่อย เช่น การลงทะเบียน การกําหนดสัญญาณที่เลือก การบ้านสัญญาณพร้อมกัน และการเรียกในโปรแกรมย่อย เทมเพลตมีอยู่ใน Verilog, SystemVerilog และ VHDL
หากคุณไม่แน่ใจเกี่ยวกับวิธีที่ดีที่สุดในการเขียนฟังก์ชันเฉพาะเพื่อให้แน่ใจว่าจะถูกนําไปใช้อย่างถูกต้อง คุณควรดูที่เทมเพลตเหล่านี้ ระบบเทมเพลตได้อธิบายไว้อย่างครบถ้วนแล้วในการ ใส่รหัส HDL จากส่วนเทมเพลตที่ให้มา ใน คู่มือผู้ใช้ที่แนะนําการออกแบบ
สไตล์การเข้ารหัส HDL ที่แนะนํา
สไตล์การเข้ารหัส HDL มีผลอย่างมากต่อคุณภาพของผลลัพธ์สําหรับการออกแบบลอจิก เครื่องมือสังเคราะห์จะปรับแต่งการออกแบบให้เหมาะสม ที่สุด แต่เพื่อให้ได้ผลลัพธ์ที่แม่นยํา คุณจําเป็นต้องเขียนโค้ดอย่างมีสไตล์ ซึ่งเครื่องมือสังเคราะห์จะได้รับการยอมรับทันทีว่าเป็นโครงสร้างลอจิกที่เฉพาะเจาะจง
นอกจากนี้ยังมีแนวทางปฏิบัติด้านการออกแบบที่ดีซึ่งควรปฏิบัติตามสําหรับการออกแบบลอจิกดิจิทัลทั่วไปและสําหรับอุปกรณ์ที่ใช้ห้องแล็ปโดยเฉพาะ การจัดการวิธีการรีเซ็ตลอจิก ความล่าช้าของไปป์ไลน์ และการสร้างสัญญาณซิงโครนัสที่เหมาะสมเป็นตัวอย่างของแนวทางปฏิบัติด้านการออกแบบดิจิทัลที่ดี แหล่งข้อมูลบางส่วนสําหรับการเรียนรู้แนวทางปฏิบัติในการเขียนโค้ด HDL ที่ดีมีการระบุไว้ด้านล่าง
แหล่งข้อมูลสําหรับแนวทางสไตล์การเข้ารหัส HDL ที่ดี
คําอธิบาย | แหล่งข้อมูล |
---|---|
สไตล์การเข้ารหัส HDL ที่แนะนํา | ส่วนหนึ่งในคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition |
แนวทางปฏิบัติด้านการออกแบบที่แนะนํา | ส่วนหนึ่งในคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition |
Advanced Synthesis Cookbook พร้อม ตัวอย่างการออกแบบ (cookbook.zip) | PDF พร้อมตัวอย่างการออกแบบ |
ทรัพย์สินทางปัญญา
Intel® FPGAs สนับสนุนทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาโดยเฉพาะสําหรับใช้งานใน FPGAs Intel® IP แต่ละตัวจะมีโมเดลการจําลองสําหรับการตรวจสอบการออกแบบก่อนที่จะใช้งานอุปกรณ์ ดูลิงก์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคอร์ IP ที่มีอยู่และระบบนิเวศ IP ภายในซอฟต์แวร์ Intel® Quartus® Prime
แหล่งข้อมูลทรัพย์สินทางปัญญา
คําอธิบาย | แหล่งข้อมูล |
---|---|
กลุ่มผลิตภัณฑ์ Intel® FPGA IP | ภาพรวมกลุ่มผลิตภัณฑ์ Intel® FPGA IP |
ข้อมูลเบื้องต้นเกี่ยวกับคอร์ Intel® FPGA IP | วิธีที่แคตตาล็อก IP และตัวแก้ไขพารามิเตอร์จัดการคอร์ IP ในซอฟต์แวร์ Intel® Quartus® Prime |
ตัวค้นหา Intel® FPGA IP | รายการคอร์ Intel® FPGA IP ที่ครอบคลุม |
ตัวออกแบบแพลตฟอร์ม
ดูข้อมูลเบื้องต้นเกี่ยวกับเว็บคาสต์ Platform Designer
Platform Designer เป็นเครื่องมือการผนวกรวมระบบแบบกราฟิกที่ช่วยให้คุณสามารถผสานรวมระบบของส่วนประกอบที่ซับซ้อนได้อย่างรวดเร็ว
การใช้เฟรมเวิร์กการเชื่อมต่อระหว่างกันที่เป็นมาตรฐาน (Avalon® หรือ AMBA* AXI*) คุณสามารถรวมทรัพย์สินทางปัญญาจากบุคคลที่สาม จาก IP ขององค์กรของคุณ หรือจากโมดูลกล่องดําที่ยังกําหนดได้ คอร์ Intel® FPGA IP ทั้งหมดเป็นไปตามข้อมูลจําเพาะอินเทอร์เฟซ Platform Designer
Platform Designer สร้าง HDL เพื่อการสร้างอินสแตนซ์ในส่วนที่เหลือของการออกแบบ FPGA ของคุณ
เอกสารตัวออกแบบแพลตฟอร์ม
คําอธิบาย | แหล่งข้อมูล |
---|---|
การสร้างระบบด้วย Platform Designer | ข้อมูลพื้นฐานเกี่ยวกับการใช้ Platform Designer |
การสร้างส่วนประกอบ Platform Designer | วิธีการผนวกรวมส่วนประกอบทรัพย์สินทางปัญญา (IP) สําหรับใช้ในตัวออกแบบแพลตฟอร์ม |
การเชื่อมต่อระหว่างตัวออกแบบแพลตฟอร์ม | รายละเอียดเกี่ยวกับอินเทอร์เฟซการแมปหน่วยความจําและการสตรีมที่มีอยู่ในมาตรฐานการเชื่อมต่อระหว่าง Avalon®และ AMBA* AXI* |
การเพิ่มประสิทธิภาพระบบ Platform Designer | การปรับปรุงไปป์ไลน์และจัดการกับอนุญาโตตุลาการบัสในระบบนักออกแบบแพลตฟอร์ม |
การอ้างอิง Tcl อินเทอร์เฟซส่วนประกอบ | การอ้างอิง Application Programming Interface (API) สําหรับการรวม IP เข้ากับระบบตัวออกแบบแพลตฟอร์ม |
ส่วนประกอบการออกแบบระบบ Platform Designer | คําอธิบายของส่วนประกอบการเชื่อมต่อระหว่างกันที่มีอยู่ในตัวออกแบบแพลตฟอร์ม |
หลักสูตรการฝึกอบรม Platform Designer (เดิมชื่อ Qsys)
หมายเลขหลักสูตร | ระยะเวลา | หลักสูตร | |
---|---|---|---|
การสร้างการออกแบบระบบด้วย Qsys | 37 นาที | ฟรี ออนไลน์ | OQSYSCREATE |
ข้อมูลเบื้องต้นเกี่ยวกับ Qsys | 26 นาที | ฟรี ออนไลน์ | OQSYS1000 |
บทแนะนําเครื่องมือการผนวกรวมระบบ Platform Designer | 8 ชั่วโมง | นําโดยผู้สอน | IQSYS101 |
การออกแบบระบบด้วย Qsys Pro | 42 นาที | ฟรี ออนไลน์ | OQSYSPRO |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: ส่วนประกอบและการจําลองระบบ | 28 นาที | ฟรี ออนไลน์ | OAQSYSIM |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การเพิ่มประสิทธิภาพระบบ Qsys | 32 นาที | ฟรี ออนไลน์ | OAQSYSOPT |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ | 25 นาที | ฟรี ออนไลน์ | OAQSYSYSCON |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: ใช้ลําดับชั้นในการออกแบบ Qsys | 22 นาที | ฟรี ออนไลน์ | OAQSYSHIER |
การพัฒนา IP แบบกําหนดเองโดยใช้อินเทอร์เฟซ Avalon® และ AXI* | 113 นาที | ฟรี ออนไลน์ | OQSYS3000 |
ตัวอย่างการออกแบบ Platform Designer
คําอธิบาย | แหล่งข้อมูล |
---|---|
Platform Designer - ตัวอย่างการออกแบบ | ตัวอย่างการออกแบบที่ดาวน์โหลดได้ของตัวทดสอบหน่วยความจําที่ใช้งานใน Platform Designer |
ตัวอย่างการออกแบบหน่วยความจํา AXI* | อินเทอร์เฟซ AMBA* AXI*-3 Agent บนส่วนประกอบหน่วยความจําแบบกําหนดเอง Verilog ที่เรียบง่าย |
ตัวอย่างการจําลอง BFM: อินเทอร์เฟซ HPS AXI* Bridge ไปยังคอร์ FPGA | อินเตอร์เฟซ Hard Processor System (HPS) ไปยัง FPGA AXI* Bridge (h2f) |
คู่มือผู้ใช้ชุด IP การตรวจสอบ Avalon® (PDF) | บัสฟังก์ชันรุ่น (BFM) เพื่อตรวจสอบคอร์ IP โดยใช้อินเทอร์เฟซ Avalon® |
ไฟล์ออกแบบ (.zip) | |
Mentor Graphics* AXI* Verification IP Suite (PDF) | BFM เพื่อตรวจสอบคอร์ IP โดยใช้อินเทอร์เฟซ AMBA* AXI* |
เอกสารข้อมูล
คําอธิบาย | แหล่งข้อมูล |
---|---|
การเปรียบเทียบแนวทางการผนวกรวม IP สําหรับการปรับใช้ FPGA | กล่าวถึงความท้าทายของการเชื่อมต่อระหว่างกันในอุปกรณ์ FPGA ที่ซับซ้อน |
การประยุกต์ใช้ประโยชน์ของเครือข่ายบนสถาปัตยกรรมชิปเพื่อ FPGA การออกแบบระบบ | อธิบายถึงข้อดีของเครือข่ายบนสถาปัตยกรรมชิป (NoC) ในการออกแบบระบบ Intel® FPGA |
3. การจําลอง
ภาพรวมการจําลอง
ซอฟต์แวร์ Intel® Quartus® Prime รองรับการจําลองการออกแบบระดับ RTL และการจําลองระดับเกตในการจําลอง EDA ที่รองรับ
การจําลองประกอบด้วย:
- การตั้งค่าสภาพแวดล้อมการทํางานการจําลองของคุณ
- การคอมไพล์ไลบรารีแบบจําลองการจําลอง
- เรียกใช้การจําลองของคุณ
ซอฟต์แวร์ Intel® Quartus® Prime รองรับการใช้โฟลว์การจําลองแบบสคริปต์เพื่อประมวลผลการจําลองโดยอัตโนมัติในสภาพแวดล้อมการจําลองที่คุณต้องการ
ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้โฟลว์ของเครื่องมือ NativeLink ซึ่งจะเปิดใช้งานการจําลองที่คุณเลือกโดยอัตโนมัติ
โฟลว์การจําลองแบบสคริปต์
การผนวกรวมตัวจําลอง HDL เข้ากับโฟลว์ของเครื่องมือซอฟต์แวร์ Intel® Quartus® ได้อธิบายไว้ในส่วนต่อไปนี้ของคู่มือผู้ใช้ซอฟต์แวร์ Intel® Quartus® | คู่มือ:
- การจําลองการออกแบบ Intel® FPGA (Pro Edition | รุ่นมาตรฐาน)
เมื่อใช้ Platform Designer ในการปรับตั้งค่าคอร์และระบบ IP สคริปต์การตั้งค่าสภาพแวดล้อมการจําลองจะถูกสร้างขึ้นสําหรับการจําลอง EDA ที่รองรับ
เมื่อสร้างหลายระบบ Platform Designer คุณควรเรียกใช้งาน "Create Simulator Setup Script for IP" เพื่อสร้างสคริปต์รวมสําหรับระบบของคุณใน Platform Designer
- การสร้างสคริปต์การตั้งค่าโปรแกรมจําลองแบบรวม (Pro Edition | รุ่นมาตรฐาน)
คุณสามารถรวมสคริปต์การจําลองคอร์ IP ที่สร้างขึ้นไว้ในสคริปต์การจําลองระดับสูงสุดที่ควบคุมการจําลองการออกแบบทั้งหมดของคุณ หลังจากเรียกใช้งานการจําลองการตั้งค่า ip ให้ใช้ข้อมูลต่อไปนี้เพื่อคัดลอกส่วนเทมเพลตและปรับเปลี่ยนเพื่อใช้ในไฟล์สคริปต์ระดับสูงสุดใหม่
- Aldec Active-HDL ( Pro Edition | รุ่นมาตรฐาน )
- Aldec Riviera-PRO ( Pro Edition | รุ่นมาตรฐาน )
- Cadence Incisive Enterprise ( Pro Edition | รุ่นมาตรฐาน )
- Mentor Graphics* ModelSim*-Intel® FPGA Edition (รวมเข้ากับซอฟต์แวร์ Intel® Quartus® Prime) ( Pro Edition | รุ่นมาตรฐาน )
- Mentor Graphics* ModelSim* - PE ( Pro Edition | รุ่นมาตรฐาน )
- Mentor Graphics* ModelSim* - SE ( Pro Edition | รุ่นมาตรฐาน )
- Mentor Graphics* QuestaSim ( Pro Edition | รุ่นมาตรฐาน )
- Synopsys* VCS และ VCS MX ( Pro Edition | รุ่นมาตรฐาน)
คุณยังสามารถดูวิดีโอต่อไปนี้สําหรับคําแนะนําในการตั้งค่าการจําลอง
โฟลว์การจําลอง NativeLink
ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้ NativeLink ซึ่งจะช่วยให้คุณเปิดใช้งานขั้นตอนทั้งหมดที่จําเป็นสําหรับการจําลองการออกแบบของคุณโดยอัตโนมัติหลังจากแก้ไขซอร์สโค้ดหรือ IP ของคุณ
คุณสมบัติ NativeLink ผสานรวมการจําลอง EDA ของคุณเข้ากับซอฟต์แวร์ Intel® Quartus® Prime Standard Edition โดยการทําสิ่งต่อไปนี้โดยอัตโนมัติ:
- การสร้างไฟล์และสคริปต์การจําลองเฉพาะ
- การคอมไพล์ไลบรารีการจําลอง
- การเปิดตัวโปรแกรมจําลองของคุณโดยอัตโนมัติหลังจากการวิเคราะห์ซอฟต์แวร์ Intel® Quartus® Prime และการทํารายละเอียด การวิเคราะห์และการสังเคราะห์ หรือหลังจากการคอมไพล์ทั้งหมด
แหล่งข้อมูลสําหรับการตั้งค่าการจําลอง NativeLink
คําอธิบาย | แหล่งข้อมูล |
---|---|
การใช้การจําลอง NativeLink | บทในคู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การจําลองของบุคคลที่สาม |
วิธีการตั้งค่าการจําลอง NativeLink | วิดีโอสั้นๆ ที่สาธิตวิธีการตั้งค่า NativeLink เพื่อการออกแบบที่เรียบง่าย |
แหล่งข้อมูลการจําลอง
แหล่งข้อมูลการจําลอง
ซอฟต์แวร์ Intel® Quartus® Prime Standard Edition รองรับการจําลอง EDA เหล่านี้:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise
- Mentor Graphics* ModelSim*-Intel FPGA (รวมเข้ากับซอฟต์แวร์ Intel® Quartus® Prime)
- Mentor Graphics* ModelSim* - PE
- Mentor Graphics* ModelSim* - SE
- Mentor Graphics* QuestaSim
- Synopsys* VCS และ VCS MX
การรวมตัวจําลอง HDL เข้ากับโฟลว์ของเครื่องมือซอฟต์แวร์ Intel® Quartus® ได้อธิบายไว้ในส่วน การจําลองการออกแบบ Intel FPGA ใน คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม
4.การสังเคราะห์
ภาพรวมการสังเคราะห์
ขั้นตอนการสังเคราะห์ลอจิกของโฟลว์การออกแบบซอฟต์แวร์ Intel® Quartus®จะใช้รหัสระดับการถ่ายโอนการลงทะเบียน (RTL) และสร้าง netlist ของ primitives ระดับล่าง (netlist หลังการสังเคราะห์) จากนั้นเน็ตลิสต์หลังการสังเคราะห์จะถูกใช้เป็นข้อมูลป้อนเข้าของ Fitter ซึ่งจะวางและกําหนดเส้นทางการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II ประกอบด้วยการสังเคราะห์และอินเทอร์เฟซในตัวขั้นสูงด้วยเครื่องมือการสังเคราะห์อื่นๆ ซอฟต์แวร์นี้ยังมี Netlist Viewers แบบแผนที่คุณสามารถใช้เพื่อวิเคราะห์โครงสร้างของการออกแบบและดูว่าซอฟต์แวร์ตีความการออกแบบของคุณอย่างไร
สามารถดูผลลัพธ์การสังเคราะห์ได้ด้วย ตัวแสดง Quartus® Netlist ทั้งหลังจากการแมป RTL และหลังการแมปเทคโนโลยี
เอกสารสังเคราะห์
คําอธิบาย | ชื่อเรื่อง |
---|---|
การสังเคราะห์แบบในตัว Quartus Prime | เครื่องมือสังเคราะห์แบบรวมซอฟต์แวร์ Intel® Quartus® Prime รองรับการสังเคราะห์ VHDL, Verilog, SystemVerilog และภาษาเริ่มต้นการออกแบบเฉพาะ Intel® FPGA แบบดั้งเดิม |
การสนับสนุน Synplify | โฟลว์เครื่องมือซอฟต์แวร์ Intel® Quartus® Prime ยังรองรับการสังเคราะห์ตรรกะ Synplicity และ Synplify Pro |
การสนับสนุน Mentor Graphics* Precision RTL | โฟลว์เครื่องมือซอฟต์แวร์ Intel® Quartus® Prime ยังรองรับ Mentor Graphics* Precision RTL Synthesizer |
การฝึกอบรมและการสาธิตการสังเคราะห์
คําอธิบาย | ชื่อเรื่อง |
---|---|
การใช้ซอฟต์แวร์ Quartus® Prime: บทนํา (ODSW1100) | สร้างความคุ้นเคยกับสภาพแวดล้อมการออกแบบซอฟต์แวร์ Quartus® Prime พื้นฐาน คุณจะได้เรียนรู้เกี่ยวกับขั้นตอนการออกแบบ FPGA พื้นฐานและวิธีการใช้ซอฟต์แวร์ Quartus® Prime ในขั้นตอน นี่คือหลักสูตรออนไลน์ 1.5 ชั่วโมง |
ซีรีส์การออกแบบซอฟต์แวร์ Quartus® Prime: รากฐาน (มาตรฐาน) (ODSW1110) | เรียนรู้วิธีใช้ซอฟต์แวร์ Quartus® Prime เพื่อพัฒนาการออกแบบ FPGA หรือ CPLD ตั้งแต่การออกแบบเริ่มต้นไปจนถึงการตั้งโปรแกรมอุปกรณ์ นี่คือหลักสูตรออนไลน์ 3.5 ชั่วโมง |
ซีรีส์การออกแบบซอฟต์แวร์ Quartus® Prime: รากฐาน (IDSW110) | สร้างโครงการ ป้อนไฟล์การออกแบบ คอมไพล์ และกําหนดค่าอุปกรณ์ของคุณเพื่อดูการออกแบบที่ทํางานในระบบ ใส่ข้อจํากัดด้านเวลาและวิเคราะห์การออกแบบโดยใช้ตัววิเคราะห์เวลา ค้นหาว่าอินเทอร์เฟซซอฟต์แวร์ที่ใช้เครื่องมือ EDA ที่ใช้สําหรับการสังเคราะห์และการจําลองอย่างไร นี่เป็นหลักสูตรที่นําโดยผู้สอน 8 ชั่วโมง |
การสังเคราะห์ระดับสูง
เครื่องมือการสังเคราะห์ระดับสูง (HLS) ของ Intel จะดําเนินการในคําอธิบายการออกแบบที่เขียนด้วย C++ และสร้างโค้ด RTL ที่ปรับให้เหมาะสมกับ FPGAs Intel®
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ Intel® HLS Compiler รวมถึงเอกสาร ตัวอย่าง และหลักสูตรการฝึกอบรม โปรดดู หน้าการสนับสนุน HLS
เอกสารประกอบ HLS
คําอธิบาย | เอกสาร |
---|---|
คู่มือเริ่มต้นใช้งาน HLS | แสดงวิธีเริ่มต้นสภาพแวดล้อมคอมไพเลอร์การสังเคราะห์ระดับสูงของคุณ นอกจากนี้ยังมีตัวอย่างการออกแบบและบทช่วยสอนเพื่อสาธิตวิธีการใช้คอมไพเลอร์อย่างมีประสิทธิภาพ |
คู่มือผู้ใช้ HLS | ให้คําแนะนําเกี่ยวกับการสังเคราะห์ การตรวจสอบ และการจําลองคอร์ IP สําหรับผลิตภัณฑ์ Intel® FPGA |
คู่มืออ้างอิง HLS | ให้ข้อมูลเกี่ยวกับขั้นตอนการออกแบบส่วนประกอบการสังเคราะห์ (HLS) ระดับสูง รวมถึงตัวเลือกคําสั่งและองค์ประกอบการเขียนโปรแกรมอื่นๆ ที่คุณสามารถใช้ในรหัสส่วนประกอบของคุณ |
คู่มือแนวทางปฏิบัติที่ดีที่สุดของ HLS | นําเสนอเคล็ดลับและคําแนะนําเกี่ยวกับวิธีการเพิ่มประสิทธิภาพการออกแบบส่วนประกอบของคุณโดยใช้ข้อมูลที่คอมไพเลอร์ HLS ให้ |

5. Fitter
Fitter - Pro Edition
ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ทําให้ Fitter ทํางานได้ในขั้นตอนที่ควบคุมแยกได้ คุณสามารถปรับแต่งแต่ละขั้นแยกกันได้โดยการเรียกใช้ขั้นตอนนั้นของกระบวนการที่เหมาะสม ซึ่งทําซ้ําเพื่อเพิ่มประสิทธิภาพขั้นนั้น
ขั้นที่พอดี
การเพิ่มประสิทธิภาพ | ขั้นสุดท้ายของ Fitter |
---|---|
แผน | หลังจากขั้นตอนนี้ คุณสามารถเรียกใช้งานการวิเคราะห์เวลาหลังการวางแผนเพื่อตรวจสอบข้อจํากัดด้านเวลา และตรวจสอบหน้าต่างการกําหนดเวลาข้ามนาฬิกา ดูการจัดวางและคุณสมบัติขอบด้านนอก และดําเนินการวางแผนนาฬิกาสําหรับการออกแบบ FPGA 10 Intel® Arria® และ Intel® Cyclone® 10 FPGA |
สถานที่ในช่วงต้น | หลังจากขั้นตอนนี้ ตัววางแผนชิปสามารถแสดงการวางองค์ประกอบการออกแบบระดับสูงเริ่มต้นได้ ใช้ข้อมูลนี้เพื่อเป็นแนวทางในการตัดสินใจวางแผนพื้นที่ของคุณ สําหรับการออกแบบ FPGA Intel® Stratix® 10 แบบ คุณสามารถวางแผนนาฬิกาก่อนเวลาได้หลังจากรันเวทีนี้ |
เพล ส | หลังจากขั้นตอนนี้ ให้ตรวจสอบการใช้ทรัพยากรและตรรกะในรายงานการคอมไพล์ และตรวจสอบการจัดวางองค์ประกอบการออกแบบใน Chip Planner |
เส้น ทาง | หลังจากขั้นตอนนี้ ให้ดําเนินการตั้งค่าโดยละเอียดและปิดเวลาในตัววิเคราะห์เวลาและดูความแออัดของการกําหนดเส้นทางผ่าน Chip Planner |
รีไทม์ | หลังจากขั้นตอนนี้ ให้ดูผลลัพธ์ของการปรับตั้งค่าในรายงาน Fitter และแก้ไขข้อจํากัดใดๆ ที่จํากัดการปรับประสิทธิภาพเพิ่มเติม |
ตามค่าเริ่มต้น แล้ว Fitter จะทํางานในทุกขั้นตอน อย่างไรก็ตาม คุณสามารถวิเคราะห์ผลลัพธ์ของขั้น Fitter เพื่อประเมินการออกแบบของคุณก่อนรันขั้นตอนถัดไป หรือก่อนรันการคอมไพล์ทั้งหมด สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีใช้ขั้นตอน Fitter เพื่อควบคุมคุณภาพของผลลัพธ์สําหรับการออกแบบของคุณ โปรดดูที่ ส่วน Run the Fitter ใน คู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition
คุณสามารถระบุการตั้งค่าหลายรายการเพื่อควบคุมระดับความพยายามของ Fitter สําหรับสิ่งต่างๆ เช่น การลงทะเบียนการบรรจุ ลงทะเบียนการทําซ้ําและการผสานรวม และระดับความพยายามโดยรวม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการอภิปรายภายใต้ส่วน ที่อ้างอิงการตั้งค่า Fitter ใน คู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition
Fitter - Standard Edition
ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อควบคุมระดับความพยายามของ Fitter เช่น บรรจุลงทะเบียน ลงทะเบียนการซ้ําซ้อนและการผสานรวม และระดับความพยายามโดยรวม สําหรับรายการที่สมบูรณ์ของ การตั้งค่า Fitter โปรดดู ที่ หน้า ความช่วยเหลือการตั้งค่าคอมไพเลอร์
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการอภิปรายภายใต้
- การลดเวลาในการคอมไพล์ ในคู่มือผู้ใช้ Intel® Quartus® Prime standard Edition: คอมไพเลอร์
- ส่วนการปิดและการเพิ่มประสิทธิภาพเวลาของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: การเพิ่มประสิทธิภาพการออกแบบ
6. การวิเคราะห์เวลา
ภาพรวมการวิเคราะห์เวลา
ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องปฏิบัติตามการออกแบบเพื่อให้ทํางานได้อย่างถูกต้องและตรวจสอบเวลามาถึงตามเวลาที่กําหนดเพื่อตรวจสอบเวลา
การวิเคราะห์เวลาเกี่ยวข้องกับแนวคิดพื้นฐานมากมาย: ส่วนโค้งแบบซิงโครนัส เทียบกับการมาถึงและเวลาที่กําหนด การตั้งค่าและระงับข้อกําหนด ฯลฯ คําจํากัดความเหล่านี้ไว้ในส่วน แนวคิดพื้นฐานการวิเคราะห์เวลา ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา
ตัววิเคราะห์เวลาจะใช้ข้อจํากัดด้านเวลาของคุณและกําหนดความล่าช้าของเวลาจากผลลัพธ์ของการปรับใช้การออกแบบของคุณกับอุปกรณ์เป้าหมายของ Fitter
ตัววิเคราะห์เวลาต้องทํางานจากคําอธิบายที่แม่นยําของข้อกําหนดเวลาของคุณ ซึ่งแสดงเป็นข้อจํากัดด้านเวลา ส่วน การออกแบบที่มีข้อจํากัด ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลาอธิบายถึงวิธีเพิ่มข้อจํากัดด้านเวลาไปยังไฟล์.sdc สําหรับใช้โดยทั้ง Fitter และตัววิเคราะห์เวลา
การปิดเวลาเป็นกระบวนการซ้ําๆ ของการปรับข้อจํากัดของเวลา การปรับพารามิเตอร์สําหรับการสังเคราะห์และ Fitter และการจัดการรูปแบบของข้อมูลเริ่มต้นที่พอดี
ตัววิเคราะห์เวลา
ตัววิเคราะห์เวลา Prime Intel Quartus
ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime เป็นเครื่องมือวิเคราะห์เวลาแบบ ASIC ที่มีประสิทธิภาพซึ่งตรวจสอบประสิทธิภาพการกําหนดเวลาของตรรกะทั้งหมดในการออกแบบของคุณโดยใช้ข้อจํากัด การวิเคราะห์ และวิธีการรายงานมาตรฐานอุตสาหกรรม ตัววิเคราะห์เวลาสามารถขับเคลื่อนจากอินเทอร์เฟซผู้ใช้แบบกราฟิก หรือจากอินเทอร์เฟซบรรทัดคําสั่งไปจนถึงข้อจํากัด การวิเคราะห์ และรายงานผลลัพธ์สําหรับเส้นทางการกําหนดเวลาทั้งหมดในการออกแบบของคุณ
คู่มือผู้ใช้ฉบับเต็มเกี่ยวกับตัววิเคราะห์เวลาสามารถดูได้ที่ ส่วน เรียกใช้งานตัววิเคราะห์เวลา ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา
หากคุณยังใหม่กับการวิเคราะห์เวลา โปรดดูที่ ขั้นตอน ที่แนะนําสําหรับผู้ใช้ครั้งแรก ของ คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา ซึ่งอธิบายถึงโฟลว์การออกแบบแบบเต็มรูปแบบโดยใช้ข้อจํากัดพื้นฐาน
หลักสูตรการฝึกอบรมตัววิเคราะห์เวลา
คําอธิบาย | หลักสูตร |
---|---|
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 1: ตัววิเคราะห์เวลา | คุณจะได้เรียนรู้แง่มุมหลักของ Timing Analyzer GUI ในซอฟต์แวร์ Intel® Quartus® Prime Pro เทียบกับ 20.3 โดยเน้นการประเมินรายงานเวลา |
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 2: คอลเลกชัน SDC | คุณจะได้เรียนรู้แนวคิดของคอลเลกชันในรูปแบบข้อจํากัดการออกแบบ Synopsys* (SDC) โดยใช้ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime Pro v. 20.3 |
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 3: ข้อจํากัดของนาฬิกา | คุณจะได้เรียนรู้วิธีสร้างนาฬิกา นาฬิกาที่สร้างขึ้น ความไม่แน่นอน และกลุ่มนาฬิกาโดยใช้รูปแบบข้อจํากัดการออกแบบ Synopsys* (SDC) ใน Timing Analyzer ในซอฟต์แวร์ Intel® Quartus® Prime Pro v. 20.3 |
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 4: อินเทอร์เฟซ I/O | คุณจะได้เรียนรู้พื้นฐานของอินเทอร์เฟซ I/O ที่มีข้อจํากัดโดยใช้รูปแบบข้อจํากัดด้านการออกแบบ Synopsys* (SDC) ใน Timing Analyzer ในซอฟต์แวร์ Intel® Quartus® Prime Pro v. 20.3 |
การวิเคราะห์เวลาซอฟต์แวร์ Intel® Quartus® Prime Pro – ส่วนที่ 5: ข้อยกเว้นการกําหนดเวลา | คุณจะได้เรียนรู้เกี่ยวกับและวิธีการใช้พาธที่เป็นเท็จเส้นทางเท็จ พาธแบบหลายรอบ และความล่าช้าขั้นต่ําและสูงสุดโดยใช้รูปแบบข้อจํากัดการออกแบบ (SDC) ของ Synopsys* ใน Timing Analyzer ในซอฟต์แวร์ Intel® Quartus® Prime Pro เทียบกับ 20.3 |
การวิเคราะห์เวลา: การบรรยาย | คุณจะได้เรียนรู้วิธีจํากัดและวิเคราะห์การออกแบบสําหรับการกําหนดเวลาโดยใช้ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime Pro v. 22.1 |
การวิเคราะห์เวลา: ห้องปฏิบัติการแบบตัวต่อตัว | เวิร์คช็อปของเขาคือติดตามการวิเคราะห์เวลา Intel FPGA: ระดับการบรรยาย จะมีการตรวจสอบสั้นๆ เกี่ยวกับข้อจํากัดของ SDC ที่เรียนรู้ในคลาสก่อนหน้าก่อนเริ่มห้องปฏิบัติการ |
การปิดเวลา Intel® FPGA: การบรรยาย | ชั้นเรียนนี้สอนเทคนิคที่ใช้โดยผู้เชี่ยวชาญด้านการออกแบบเพื่อปิดเวลาในการออกแบบที่ "ผลักดันซองจดหมาย" ของประสิทธิภาพ |
การปิดเวลา Intel® FPGA: ห้องแล็ปแบบตัวต่อตัว | เวลาของคุณระหว่างเวิร์กช็อปนี้ส่วนใหญ่จะใช้ซอฟต์แวร์ Intel® Quartus® Prime เพื่อฝึกฝนเทคนิคการปิดเวลา |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ TimeQuest | เรียนรู้วิธีใช้การรายงานคําแนะนําการปิดเวลา Intel® Quartus® Prime ในตัววิเคราะห์เวลาเพื่อช่วยให้คุณค้นหาปัญหาที่อาจทําให้เกิดความล้มเหลวในการจับเวลา |
การปิดเวลา
หาก Timing Analyzer ระบุว่าไม่ตรงตามข้อมูลจําเพาะเวลาของคุณ จะต้องปรับการออกแบบให้เหมาะสมกับเวลาจนกว่าจะมีการปิดความคับคั่ง และมีคุณสมบัติตรงตามข้อมูลจําเพาะเวลาของคุณ
การปิดเวลาจะใช้เทคนิคที่เป็นไปได้หลายประการ เทคนิคที่มีประสิทธิภาพมากที่สุดจะแตกต่างกันไปตามการออกแบบแต่ละแบบ บทการ ปิดและการปรับแต่งเวลา ในคู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Intel Quartus Prime Pro Edition ให้คําแนะนําที่เป็นประโยชน์มากมายเกี่ยวกับกระบวนการปิดเวลา
มีหลักสูตรการฝึกอบรมเพิ่มเติมอีกหลายหลักสูตรเพื่อช่วยให้คุณเข้าใจวิธีประเมินการออกแบบของคุณสําหรับเทคนิคการปิดเวลาที่เหมาะสม
หลักสูตรการฝึกอบรมการปิดเวลา
หมายเลขหลักสูตร | ระยะเวลา | หลักสูตร | |
---|---|---|---|
การคอมไพล์ที่ใช้บล็อกเพิ่มเติมในซอฟต์แวร์ Intel® Quartus® Prime Pro: การปิดเวลาและเคล็ดลับ | 22 นาที | ออนไลน์ ฟรี | OIBBC102 |
การประเมินการออกแบบสําหรับการปิดเวลา | 55 นาที | ออนไลน์ ฟรี | ODSWTC02 |
แนวทางปฏิบัติด้านการออกแบบ HDL ที่ดีที่สุดสําหรับการปิดเวลา | 61 นาที | ออนไลน์ ฟรี | OHDL1130 |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ TimeQuest | 24 นาที | ออนไลน์ ฟรี | OTIM1100 |
การปิดเวลาด้วยซอฟต์แวร์ Quartus® II | 8 ชั่วโมง | นําโดยผู้สอน | IDSW145 |
7. การเพิ่มประสิทธิภาพการออกแบบ
ภาพรวมการเพิ่มประสิทธิภาพการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มาพร้อมกับคุณสมบัติที่หลากหลายที่ช่วยให้คุณปรับการออกแบบของคุณให้เหมาะสมกับพื้นที่และการกําหนดเวลา ในส่วนนี้จะให้แหล่งข้อมูลที่จะช่วยคุณในเรื่องเทคนิคและเครื่องมือการเพิ่มประสิทธิภาพการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II นําเสนอการเพิ่มประสิทธิภาพ Netlist สังเคราะห์ทางกายภาพเพื่อเพิ่มประสิทธิภาพการออกแบบให้ดีกว่ากระบวนการคอมไพล์มาตรฐาน การสังเคราะห์ทางกายภาพช่วยปรับปรุงประสิทธิภาพการออกแบบของคุณโดยไม่คํานึงว่าเครื่องมือสังเคราะห์ที่ใช้อยู่จะเป็นอย่างไรก็ตาม
เอกสารการสนับสนุนการปรับแต่งประสิทธิภาพ
คําอธิบาย | ชื่อเรื่อง |
---|---|
การเพิ่มประสิทธิภาพพื้นที่และเวลา | ส่วนคู่มือผู้ใช้นี้อธิบายวิธีลดการใช้ทรัพยากร ลดเวลาในการคอมไพล์ และปรับปรุงประสิทธิภาพของเวลาเมื่อออกแบบอุปกรณ์ Intel® |
การวิเคราะห์และการเพิ่มประสิทธิภาพแผนผังการออกแบบ | ส่วนคู่มือผู้ใช้นี้อธิบายถึงวิธีใช้ Chip Planner เพื่อวิเคราะห์และปรับแต่งแผนผังสําหรับการออกแบบของคุณ บทนี้ยังอธิบายวิธีใช้ Logic Lock Region เพื่อควบคุมการจัดวาง |
การจัดการความเปลี่ยนแปลงด้านวิศวกรรมด้วย Chip Planner | ส่วนคู่มือผู้ใช้นี้อธิบายถึงวิธีใช้ Chip Planner เพื่อดําเนินการสั่งซื้อการเปลี่ยนแปลงทางวิศวกรรม (ECOs) สําหรับอุปกรณ์ที่รองรับ |
การเพิ่มประสิทธิภาพ Netlist และการสังเคราะห์ทางกายภาพ | ส่วนคู่มือผู้ใช้นี้จะอธิบายว่า netlist optimizations และการสังเคราะห์ทางกายภาพในซอฟต์แวร์ Intel® Quartus® Prime สามารถปรับเปลี่ยน netlist ของการออกแบบของคุณและช่วยปรับปรุงคุณภาพของผลลัพธ์ของคุณได้อย่างไร |
ศูนย์แหล่งข้อมูลการคอมไพล์แบบเพิ่มหน่วย | หน้าเว็บของศูนย์แหล่งข้อมูลนี้แสดงวิธีที่คุณสามารถใช้การคอมไพล์แบบเพิ่มหน่วยเพื่อลดเวลาการคอมไพล์และเก็บรักษาผลลัพธ์ระหว่างการเพิ่มประสิทธิภาพ |
หลักสูตรการฝึกอบรมการเพิ่มประสิทธิภาพการออกแบบ
หมายเลขหลักสูตร | ระยะเวลา | หลักสูตร | |
---|---|---|---|
การใช้ซอฟต์แวร์ Intel® Quartus® Prime Pro: ตัววางแผนชิป | 29 นาที | ออนไลน์ ฟรี | OPROCHIPPLAN |
การใช้ Design Space Explorer | 21 นาที | ออนไลน์ ฟรี | ODSE |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ Timequest | 24 นาที | ออนไลน์ ฟรี | OTIM1100 |
แนวทางปฏิบัติด้านการออกแบบ HDL ที่ดีที่สุดสําหรับการปิดเวลา | 1 ชั่วโมง | ออนไลน์ ฟรี | OHDL1130 |
เครื่องมือปรับแต่งการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime มีเครื่องมือที่นําเสนอการออกแบบของคุณในรูปแบบที่มองเห็นได้ เครื่องมือเหล่านี้ช่วยให้คุณสามารถวิเคราะห์ปัญหาใด ๆ ในการออกแบบของคุณในแง่ของประสิทธิภาพทางตรรกะหรือทางกายภาพ
- คุณสามารถใช้ Netlist Viewers เพื่อดูการแสดงแผนผังการออกแบบของคุณในหลายๆ ขั้นตอนในกระบวนการปรับใช้: ก่อนการสังเคราะห์ หลังจากการสังเคราะห์ และหลังจากวางและวางเส้นทาง ซึ่งจะช่วยให้คุณสามารถยืนยันความตั้งใจในการออกแบบในแต่ละขั้นตอนได้
- Design Partition Planner ช่วยให้คุณเห็นภาพและแก้ไขรูปแบบการแบ่งพาร์ติชันของการออกแบบโดยการแสดงข้อมูลเวลา ความหนาแน่นของการเชื่อมต่อที่เกี่ยวข้อง และการจัดวางพาร์ติชันทางกายภาพ คุณสามารถค้นหาพาร์ติชันในโปรแกรมดูอื่นๆ หรือปรับเปลี่ยนหรือลบพาร์ติชันได้
- ด้วย Chip Planner คุณสามารถทําการบ้านแผนผังเวลา ดําเนินการวิเคราะห์พลังงาน และแสดงภาพพาธที่สําคัญและความแออัดของการกําหนดเส้นทางได้ Design Partition Planner และ Chip Planner ให้คุณแบ่งส่วนและวางการออกแบบของคุณในระดับที่สูงกว่าได้
- Design Space Explorer II (DSE) จะทําการค้นหาการตั้งค่าที่ให้ผลลัพธ์ที่ดีที่สุดในการออกแบบใดๆ โดยอัตโนมัติ DSE สํารวจพื้นที่การออกแบบของคุณ ปรับใช้เทคนิคการปรับแต่งที่หลากหลาย และวิเคราะห์ผลลัพธ์เพื่อช่วยให้คุณค้นพบการตั้งค่าที่ดีที่สุดสําหรับการออกแบบของคุณ
การใช้เครื่องมือเหล่านี้สามารถช่วยคุณเพิ่มประสิทธิภาพการใช้งานอุปกรณ์
ตัวแสดง Netlist
ผู้ชมเน็ตลิสต์ซอฟต์แวร์ Intel® Quartus® Prime มอบวิธีการที่ทรงพลังในการดูการออกแบบของคุณในหลากหลายขั้นตอน สามารถตรวจสอบข้ามกับมุมมองการออกแบบอื่นๆ ได้ คุณสามารถเลือกรายการและไฮไลต์ได้ในหน้าต่างตัววางแผนชิปและโปรแกรมดูไฟล์การออกแบบ
- ตัวแสดง RTL แสดงตรรกะและการเชื่อมต่อที่อนุมานโดยตัวสังเคราะห์ หลังจากทํารายละเอียดของลําดับชั้นและบล็อกลอจิกหลักๆ คุณสามารถใช้ตัวแสดง RTL เพื่อตรวจสอบการออกแบบของคุณด้วยภาพก่อนการจําลองหรือกระบวนการตรวจสอบอื่นๆ
- Technology Map Viewer (Post-Map) สามารถช่วยคุณค้นหาโหนดในเน็ตลิสต์ของคุณหลังจากการสังเคราะห์ แต่ก่อนวางและเส้นทาง
- โปรแกรมดูแผนที่เทคโนโลยี (หลังการปรับให้พอดี) จะแสดง Netlist หลังจากวางและเส้นทาง ซึ่งอาจแตกต่างจาก Netlist การแมปหลังเนื่องจากความเหมาะสมอาจทําการปรับให้เหมาะสมเพื่อตอบสนองข้อจํากัดในระหว่างการเพิ่มประสิทธิภาพทางกายภาพ
ตัวแสดง RTL จะแสดงตรรกะที่เชิงสรุปโดยเครื่องมือสังเคราะห์หลังจากการอธิบายรายละเอียดของลําดับชั้นและบล็อกฟังก์ชันหลัก
ตัวดูแผนผังเทคโนโลยีแสดงตรรกะหลังจากการสังเคราะห์ ("มุมมองโพสต์แผนที่") หรือหลังการวางตําแหน่งและการกําหนดเส้นทาง ("มุมมองโพสต์พอดี")
Netlist และ Finite State Machine Viewers
ดูการสาธิต Netlist Viewer ซอฟต์แวร์ Quartus® และ Finite State Machine Viewer ในวิดีโอด้านล่าง
Intel® Quartus® Prime Netlist Viewers: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ (ส่วนที่ 1)
Intel® Quartus® Prime RTL Viewer และ State Machine Viewer มอบวิธีการที่ทรงพลังในการดูผลลัพธ์การสังเคราะห์เริ่มต้นและแมปอย่างสมบูรณ์ของคุณในระหว่างการดีบัก การเพิ่มประสิทธิภาพ และกระบวนการระดับเริ่มต้นที่มีข้อจํากัด
Intel® Quartus® Prime Netlist Viewers: เครื่องมือที่ช่วยในการวิเคราะห์และดีบักการออกแบบของคุณ (ส่วนที่ 2)
Intel® Quartus® Prime RTL Viewer และ State Machine Viewer มอบวิธีการที่ทรงพลังในการดูผลลัพธ์การสังเคราะห์เริ่มต้นและแมปอย่างสมบูรณ์ของคุณในระหว่างการดีบัก การเพิ่มประสิทธิภาพ และกระบวนการระดับเริ่มต้นที่มีข้อจํากัด
แหล่งข้อมูล Netlist Viewers
คําอธิบาย | แหล่งข้อมูล |
---|---|
การเพิ่มประสิทธิภาพ Design Netlist | ส่วนหนึ่งในคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: การเพิ่มประสิทธิภาพการออกแบบ ซึ่งครอบคลุมการใช้งาน Netlist Viewers |
ตัววางแผนชิป
การวิเคราะห์แผนผังการออกแบบช่วยปิดเวลาและรับรองประสิทธิภาพสูงสุดในการออกแบบที่มีความซับซ้อนสูง Chip Planner ในซอฟต์แวร์ Intel® Quartus® Prime ช่วยให้คุณปิดเวลาในการออกแบบของคุณได้อย่างรวดเร็ว คุณสามารถใช้ Chip Planner ร่วมกับ Logic Lock Regions เพื่อรวบรวมการออกแบบของคุณตามลําดับชั้นและช่วยในการวางแผนพื้นที่ นอกจากนี้ ให้ใช้พาร์ติชันเพื่อรักษาผลลัพธ์ของการจัดวางและการกําหนดเส้นทางจากการคอมไพล์แต่ละครั้ง
คุณสามารถทําการวิเคราะห์การออกแบบรวมถึงการสร้างและปรับแต่งแผนผังการออกแบบด้วย Chip Planner หากต้องการทําการบ้านด้วย I/O ให้ใช้ Pin Planner
แหล่งข้อมูล Chip Planner
คําอธิบาย | ประเภท | แหล่งข้อมูล |
---|---|---|
การวิเคราะห์และการเพิ่มประสิทธิภาพแผนผังการออกแบบ | คู่มือผู้ใช้การปรับแต่งการออกแบบ: บท Intel® Quartus® Prime Pro Edition | เอกสารหลักสําหรับแผนผังการออกแบบและตัววางแผนชิป |
วิดีโอแนะนําตัววางแผนชิป (ส่วนที่ 1 จาก 2) | วิดีโอ E2E | บทช่วยสอนเกี่ยวกับ Chip Planner: พาธการกําหนดเวลาการอ้างอิงไขว้, Fan-in, Fan-out, ความล่าช้าของการกําหนดเส้นทาง และภูมิภาคนาฬิกา |
วิดีโอแนะนําตัววางแผนชิป (ส่วนที่ 2 จาก 2) | วิดีโอ E2E | บทช่วยสอนเกี่ยวกับ Chip Planner: การใช้การกําหนดเส้นทาง การค้นหาองค์ประกอบการออกแบบ และภูมิภาค Logic Lock |
การเปลี่ยนแปลง ECO โดยใช้ Intel FPGA Quartus Chip Planner และตัวแก้ไขคุณสมบัติแหล่งข้อมูล (ส่วนที่ 1 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลงคําสั่งเปลี่ยนแปลงทางวิศวกรรมขนาดเล็ก (ECO) ล่าช้าโดยใช้ Chip Planner |
การเปลี่ยนแปลง ECO โดยใช้ Intel FPGA Quartus Chip Planner และตัวแก้ไขคุณสมบัติแหล่งข้อมูล (ส่วนที่ 2 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลง ECO เล็กน้อยล่าช้าโดยใช้ Chip Planner |
การเปลี่ยนแปลง ECO โดยใช้ Intel FPGA Quartus Chip Planner และตัวแก้ไขคุณสมบัติแหล่งข้อมูล (ส่วนที่ 3 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลง ECO เล็กน้อยล่าช้าโดยใช้ Chip Planner |
วิธีการติดตามการกําหนดเส้นทางภายในของสัญญาณนาฬิกาที่กู้คืนโดย CDR จากช่องรับส่งสัญญาณไปยังพิน I/O โดยใช้ตัววิเคราะห์เวลาและตัววางแผนชิป | วิดีโอ E2E | ตัวอย่างวิธีใช้ Chip Planner กับตัววิเคราะห์เวลา |
ตัวสํารวจพื้นที่ออกแบบ II
Design Space Explorer II (DSE) ช่วยให้คุณสํารวจพารามิเตอร์มากมายที่มีสําหรับการคอมไพล์การออกแบบ
คุณสามารถใช้ DSE เพื่อจัดการการคอมไพล์หลายรายการด้วยพารามิเตอร์ที่แตกต่างกันเพื่อค้นหาการผสมผสานพารามิเตอร์ที่ดีที่สุดที่ช่วยให้คุณปิดเวลาได้
แหล่งข้อมูล Design Space Explorer II
คําอธิบาย | แหล่งข้อมูล |
---|---|
การเพิ่มประสิทธิภาพด้วย Design Space Explorer II | คู่มือผู้ใช้เริ่มต้นใช้งาน: Intel® Quartus® Prime Pro Edition |
ตัวอย่างการออกแบบ Design Space Explorer (DSE) | ตัวอย่างของการสํารวจพื้นที่การออกแบบ |
การใช้ Design Space Explorer (ODSE) | การฝึกอบรมออนไลน์ฟรี 21 นาที |
8. การดีบักบนชิป
ภาพรวมการดีบักบนชิป
เนื่องจาก FPGAs ประสิทธิภาพ ขนาด และความซับซ้อนที่เพิ่มขึ้น กระบวนการตรวจสอบความถูกต้องจึงสามารถกลายมาเป็นส่วนสําคัญของวงจรการออกแบบ FPGA เพื่อบรรเทาความซับซ้อนของกระบวนการตรวจสอบ Intel มีกลุ่มเครื่องมือการดีบักแบบออนชิป เครื่องมือดีบักแบบออนชิปช่วยให้สามารถจับโหนดภายในในการออกแบบของคุณได้แบบเรียลไทม์ เพื่อช่วยคุณตรวจสอบการออกแบบของคุณอย่างรวดเร็วโดยไม่ต้องใช้อุปกรณ์ภายนอก เช่น ตัววิเคราะห์ลอจิกหรือตัววิเคราะห์โปรโตคอลแบบ Bench ซึ่งจะช่วยบรรเทาจํานวนพินที่จําเป็นสําหรับการตรวจสอบสัญญาณระดับบอร์ด สําหรับคําแนะนําเกี่ยวกับเครื่องมือทั้งหมดในกลุ่มการดีบัก โปรดดูที่ส่วน เครื่องมือดีบักระบบ ใน คู่มือผู้ใช้เครื่องมือดีบัก: Intel® Quartus® Prime Pro Edition
- คอนโซลระบบ - คอนโซลระบบช่วยให้สามารถตรวจสอบความถูกต้องและบอร์ดได้เร็วขึ้น
- ชุดเครื่องมือ PHY ตัวรับส่งสัญญาณ Native
- Signal Tap Logic Analyzer - ใช้ทรัพยากร FPGA ในเครื่องเพื่อตัวอย่างโหนดการทดสอบและส่งข้อมูลออกผ่านจอแสดงผลรูปคลื่นกราฟิกใน GUI ซอฟต์แวร์ Intel Quartus Prime
- Signal Probe - กําหนดเส้นทางสัญญาณภายในไปยังพิน I/O เพื่อตรวจสอบโดยเพิ่มขึ้น
- Logic Analyzer Interface - Multiplex ชุดสัญญาณไปยังพิน I/O สํารองจํานวนเล็กน้อยสําหรับการตรวจสอบ
- แหล่งข้อมูลและหัววัดในระบบ - ไดรฟ์และค่าลอจิกตัวอย่างโดยใช้ JTAG
- ตัวแก้ไขเนื้อหาหน่วยความจําในระบบ - แสดงและแก้ไขหน่วยความจําบนชิป
- อินเทอร์เฟซเสมือน JTAG - อนุญาตการสื่อสารกับอินเทอร์เฟซ JTAG
การดีบักหน่วยความจําภายนอกได้รับการอํานวยความสะดวกด้วยชุดเครื่องมืออินเทอร์เฟซหน่วยความจํา Extermal ซึ่งมีรายละเอียดอยู่ในศูนย์สนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก
ชุดเครื่องมือตัวรับส่งสัญญาณมีสิ่งอํานวยความสะดวกที่ครอบคลุมเพื่อตรวจสอบคุณภาพและประสิทธิภาพของสัญญาณตัวรับส่งสัญญาณ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับชุดเครื่องมือนี้ โปรดดูที่ หน้าผลิตภัณฑ์ชุดเครื่องมือตัวรับส่งสัญญาณ
ตัวอย่างการดีบักบนชิป
ตัวอย่างการออกแบบการดีบักบนชิป
ต่อไปนี้เป็นตัวอย่างบางส่วนเพื่อช่วยให้คุณใช้ประโยชน์จากคุณสมบัติที่มีอยู่สําหรับสถานการณ์การดีบักทั่วไป
การดีบักแบบ On-Chip - หลักสูตรการฝึกอบรม
หลักสูตรการฝึกอบรมการดีบักบนชิป
หมายเลขหลักสูตร | ระยะเวลา | หลักสูตร | |
---|---|---|---|
SignalTap II Logic Analyzer: บทนํา & เริ่มต้นใช้งาน | 35 นาที | ออนไลน์ ฟรี | ODSW1164 |
SignalTap II Logic Analyzer: เงื่อนไขทริกเกอร์พื้นฐานและการกําหนดค่า | 28 นาที | ออนไลน์ ฟรี | ODSW1171 |
SignalTap II Logic Analyzer: ตัวเลือกการกระตุ้น การคอมไพล์ และการเขียนโปรแกรมอุปกรณ์ | 28 นาที | ออนไลน์ ฟรี | ODSW1172 |
SignalTap II Logic Analyzer: การได้มาซึ่งข้อมูลและคุณสมบัติเพิ่มเติม | 30 นาที | ออนไลน์ ฟรี | ODSW1173 |
เครื่องมือดีบักซอฟต์แวร์ Quartus® | 8 ชั่วโมง | นําโดยผู้สอน | IDSW135 |
การดีบักความสมบูรณ์ของห่วงโซ่ JTAG | 32 นาที | ออนไลน์ ฟรี | ODJTAG1110 |
การดีบัก IP อินเทอร์เฟซหน่วยความจําบนชิปในอุปกรณ์ Arria® 10 | 32 นาที | ออนไลน์ ฟรี | 7M1124 |
คอนโซลระบบ | 29 นาที | ออนไลน์ ฟรี | OEMB1117 |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ | 25 นาที | ออนไลน์ ฟรี | OAQSYSYSCON |
การดีบักแบบ On-Chip - แหล่งข้อมูลอื่นๆ
ดีบักแบบ On-Chip - แหล่งข้อมูลอื่นๆ
คําอธิบาย | แหล่งข้อมูล |
---|---|
คู่มือผู้ใช้ IP Core Intel® FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) (PDF) | Intel® FPGA IP Intel® FPGA_virtual_jtag จะสื่อสารผ่านพอร์ต JTAG ซึ่งช่วยให้คุณสามารถพัฒนาโซลูชันการดีบักแบบกําหนดเองได้ |
323: การใช้ SignalTap II Embedded Logic Analyzers ในระบบ SOPC Builder (PDF) |
การใช้ SignalTap เพื่อตรวจสอบสัญญาณที่อยู่ภายในโมดูลระบบที่สร้างขึ้นโดย Platform Designer |
AN 446: การดีบักระบบ Nios® II ด้วย SignalTap II Logic Analyzer (PDF) | หมายเหตุการใช้งานนี้จะตรวจสอบการใช้ปลั๊กอิน Nios® II ภายในตัววิเคราะห์ลอจิก Signal Tap และนําเสนอความสามารถ ตัวเลือกการกําหนดค่า และโหมดการใช้งานสําหรับปลั๊กอิน |
AN 799: การดีบักการออกแบบ Intel® Arria® 10 อย่างรวดเร็วโดยใช้หัววัดสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว | เข้าถึงสัญญาณภายในที่มีผลกระทบน้อยที่สุดต่อการออกแบบของคุณ |
หัวข้อขั้นสูง
โฟลว์การออกแบบที่ใช้บล็อก
ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime Pro Edition นําเสนอขั้นตอนการออกแบบที่ใช้บล็อก มีสองประเภท คือ โฟลว์ การคอมไพล์ที่ใช้บล็อกส่วนเพิ่ม และ Design Block Reuse ซึ่งช่วยให้ทีมพัฒนาที่หลากหลายทางภูมิศาสตร์ของคุณทํางานร่วมกันในการออกแบบ
การคอมไพล์แบบใช้บล็อกแบบเพิ่ม หน่วยกําลังรักษาหรือล้างพาร์ติชันภายในโครงการ ซึ่งทํางานร่วมกับพาร์ทิชัน core และไม่จําเป็นต้องมีไฟล์หรือการวางแผนชั้นเพิ่มเติม สามารถล้างพาร์ติชัน เก็บรักษาไว้ที่ Source, การสังเคราะห์ และสแนปช็อตขั้นสุดท้าย
โฟลว์ Design Block Reuse ช่วยให้คุณสามารถนําบล็อกของการออกแบบมาใช้ใหม่ในโครงการอื่นได้โดยการสร้าง การเก็บรักษา และการส่งออกพาร์ติชัน ด้วยคุณสมบัตินี้ คุณจะได้พบกับโมดูลที่ปิดเวลาระหว่างทีมต่างๆ ที่สะอาด
แหล่งข้อมูลการออกแบบที่ใช้บล็อก
- ส่วนโฟลว์การออกแบบที่ใช้บล็อกในคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
- บทช่วยสอน: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, ซอฟต์แวร์ Intel® Quartus® Prime v17.1)
- ไฟล์ออกแบบ (.zip)
- การฝึกอบรม: Design Block Reuse (OBBDR100)
- การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 1 จาก 3) (OIBBC100)
- การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 2 จาก 3) (OIBBC101)
- การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 3 จาก 3) (OIBBC102)
การคอมไพล์ใหม่อย่างรวดเร็ว
การคอมไพล์ซ้ําอย่างรวดเร็วช่วยให้สามารถนําผลลัพธ์การสังเคราะห์และความพอดีไปใช้ซ้ําได้เมื่อเป็นไปได้ และไม่ประมวลผลบล็อกการออกแบบที่ไม่เปลี่ยนแปลง การคอมไพล์ซ้ําอย่างรวดเร็วสามารถลดเวลาในการคอมไพล์ทั้งหมดหลังจากทําการเปลี่ยนแปลงการออกแบบขนาดเล็ก การคอมไพล์ใหม่อย่างรวดเร็วรองรับการเปลี่ยนแปลง ECO ฟังก์ชันที่ใช้ HDL และช่วยให้คุณสามารถลดเวลาในการคอมไพล์ของคุณในขณะที่รักษาประสิทธิภาพของตรรกะที่ไม่เปลี่ยนแปลง
การคอมไพล์ใหม่อย่างรวดเร็ว - แหล่งข้อมูลสนับสนุน
คําอธิบาย | แหล่งข้อมูล |
---|---|
รันการคอมไพล์ใหม่อย่างรวดเร็ว | ส่วนการคอมไพล์ใหม่อย่างรวดเร็วในเล่มที่ 2 ของคู่มือ Intel® Quartus® Prime Pro Edition |
AN 799: การดีบักการออกแบบ Intel® Arria® 10 อย่างรวดเร็วโดยใช้โพรบสัญญาณและการคอมไพล์ใหม่อย่างรวดเร็ว (PDF) | หมายเหตุแอปพลิเคชันที่แสดงว่า Rapid Recompile ช่วยลดเวลาในการคอมไพล์สําหรับการเปลี่ยนแปลงเล็กน้อยได้อย่างไร |
การกําหนดค่าใหม่บางส่วน
การกําหนดค่าใหม่บางส่วน (PR) ช่วยให้คุณสามารถกําหนดค่า FPGA แบบไดนามิกบางส่วนได้ในขณะที่การออกแบบ FPGA ที่เหลือยังคงทํางานอยู่
คุณสามารถสร้างหลายบุคลิกภาพสําหรับภูมิภาคของอุปกรณ์ของคุณ และกําหนดค่าภูมิภาคนั้นใหม่โดยไม่ส่งผลกระทบต่อการดําเนินงานในด้านนอกบุคลิกภาพนั้น
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าใหม่บางส่วน โปรดดูหน้า การกําหนดค่าใหม่บางส่วน
เขียน สคริปต์
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มาพร้อมกับการรองรับการเขียนสคริปต์ที่ครอบคลุมสําหรับโฟลว์การออกแบบสคริปต์บรรทัดคําสั่งและเครื่องมือ (Tcl) แยกไฟล์ปฏิบัติการสําหรับแต่ละขั้นตอนการออกแบบซอฟต์แวร์ เช่น การสังเคราะห์ การปรับให้เหมาะสม และการวิเคราะห์เวลา รวมถึงตัวเลือกสําหรับการทําการตั้งค่าทั่วไปและการทํางานทั่วไป อินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชันการเขียนสคริปต์ Tcl (API) มีคําสั่งที่ครอบคลุมฟังก์ชันการทํางานขั้นสูงพื้นฐาน
การเขียนสคริปต์บรรทัดคําสั่ง
คุณสามารถใช้ไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์ Intel® Quartus® Prime หรือ Quartus® II ในไฟล์แบตช์, เชลล์สคริปต์, makefiles และสคริปต์อื่นๆ ตัวอย่างเช่น ใช้คําสั่งต่อไปนี้เพื่อคอมไพล์โครงการที่มีอยู่:
$ quartus_sh --flow คอมไพล์
การเขียนสคริปต์ Tcl
ใช้ Tcl API สําหรับงานต่อไปนี้:
- การสร้างและการจัดการโครงการ
- ทําการบ้าน
- การคอมไพล์การออกแบบ
- กําลังดึงข้อมูลรายงาน
- การดําเนินการวิเคราะห์เวลา
คุณสามารถเริ่มใช้งานตัวอย่างบางส่วนในหน้าเว็บตัวอย่างซอฟต์แวร์ Quartus® II แหล่งข้อมูลอื่นๆ อีกหลายรายการมีการระบุไว้ด้านล่าง
แหล่งข้อมูลสคริปต์
คําอธิบาย | แหล่งข้อมูล |
---|---|
คู่มืออ้างอิงสคริปต์ Quartus® II | ครอบคลุมทั้งไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์ Quartus® และแพ็คเกจ Tcl และคําสั่งจากภายใน Shell ซอฟต์แวร์ Quartus® |
คู่มืออ้างอิงไฟล์การตั้งค่า Quartus® Prime Standard Edition | ครอบคลุมการตั้งค่าพารามิเตอร์ที่พบในไฟล์การตั้งค่าซอฟต์แวร์ Quartus® (.qsf) |
การเขียนสคริปต์บรรทัดคําสั่ง | ส่วนหนึ่งของคู่มือผู้ใช้ Intel Quartus Prime Standard Edition |
ตัวอย่าง Quartus® II Tcl | หน้าเว็บที่มีตัวอย่างสคริปต์ Tcl ที่มีประโยชน์มากมาย |
การเขียนสคริปต์บรรทัดคําสั่ง (ODSW1197) | การฝึกอบรมออนไลน์นําเสนอขีดความสามารถการเขียนสคริปต์บรรทัดคําสั่งในซอฟต์แวร์ Intel® Quartus® (30 นาที) |
ข้อมูลเบื้องต้นเกี่ยวกับ Tcl (ODSW1180) | บทแนะนําเบื้องต้นเกี่ยวกับการเขียนสคริปต์ Tcl |
ซอฟต์แวร์ Quartus® II สคริปต์ Tcl (ODSW1190) | ความสามารถในการสคริปต์ Tcl ในซอฟต์แวร์ Quartus® II |
โลโก้ OpenCL และ OpenCL เป็นเครื่องหมายการค้าของ Apple Inc. ซึ่งใช้งานโดยได้รับอนุญาตจาก Khronos
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้