ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime - ศูนย์สนับสนุน

ชุดซอฟต์แวร์การออกแบบ Intel® Quartus® Prime ครอบคลุมเครื่องมือการออกแบบซอฟต์แวร์ทั้งหมดที่จําเป็นสําหรับการนํา Intel® FPGA ของคุณจากแนวคิดสู่การผลิต หัวข้อต่างๆ ในหน้าเว็บนี้จะแนะนําคุณเกี่ยวกับคุณสมบัติซอฟต์แวร์ Intel® Quartus® Prime ทั้งหมด เลือกพื้นที่ที่คุณสนใจและไปยังแหล่งข้อมูลเฉพาะที่คุณต้องการในขั้นตอนการออกแบบ Intel® Quartus® Prime

เริ่มต้นใช้งาน

ภาพรวม

เริ่มต้นใช้งาน

• คู่มือเริ่มต้นใช้งานฉบับย่อสําหรับซอฟต์แวร์ Intel® Quartus® Prime
• คู่มือสั้นๆ เกี่ยวกับวิธีการตั้งค่าโครงการ คอมไพล์ ดําเนินการวิเคราะห์เวลา และตั้งโปรแกรมอุปกรณ์ FPGA
• อ่านฉันก่อน! (ORMF1000)
• หลักสูตรออนไลน์ฟรี 47 นาที หลักสูตรนี้เป็นจุดเริ่มต้นที่จะช่วยให้คุณเข้าใจและใช้ผลิตภัณฑ์ สื่อโฆษณา และแหล่งข้อมูล Intel® FPGA ได้อย่างรวดเร็ว

คู่มือผู้ใช้

คู่มือผู้ใช้ซอฟต์แวร์ Intel® Quartus® Prime

คู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition:

• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เริ่มต้นใช้งาน
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: Platform Designer
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คําแนะนําในการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คอมไพเลอร์
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเพิ่มประสิทธิภาพการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: โปรแกรมเมอร์
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การออกแบบที่ใช้บล็อก
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การกําหนดค่าใหม่บางส่วน
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบริษัทอื่น
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การสังเคราะห์ของบริษัทอื่น
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือดีบัก
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ตัววิเคราะห์เวลา
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ข้อจํากัดในการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือการออกแบบ PCB
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเขียนสคริปต์

คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition:

• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เริ่มต้นใช้งาน
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: Platform Designer
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: คําแนะนําในการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: คอมไพเลอร์
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การเพิ่มประสิทธิภาพการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: โปรแกรมเมอร์
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การกําหนดค่าใหม่บางส่วน
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การจําลองของบริษัทอื่น
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เครื่องมือดีบัก
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การสังเคราะห์ของบุคคลที่สาม
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: ตัววิเคราะห์เวลา
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: ข้อจํากัดในการออกแบบ
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: เครื่องมือออกแบบ PCB
• คู่มือผู้ใช้ Intel Quartus Prime Standard Edition: สคริปต์

ความแตกต่างระหว่าง Pro และ Standard Edition คืออะไร

การฝึกอบรมซอฟต์แวร์ Intel® Quartus® Prime

Intel ขอเสนอการฝึกอบรมหลากหลายประเภท ทั้งแบบออนไลน์และแบบตัวต่อตัวเพื่อช่วยให้คุณก้าวตามทันความก้าวหน้าของการออกแบบ Intel® Quartus® Prime อย่างรวดเร็ว นี่คือชั้นเรียนการฝึกอบรมที่แนะนําบางส่วนเพื่อช่วยให้คุณเริ่มต้น

การฝึกอบรมซอฟต์แวร์ Intel® Quartus® Prime

มีหลักสูตรการฝึกอบรมอีกมากมาย สําหรับแคตตาล็อกแบบเต็ม โปรดดูหน้า Intel® FPGA Training

1. การวางแผน I/O

ภาพรวมการวางแผน I/O

การวางแผน I/O จะดําเนินการในช่วงเริ่มต้นในการออกแบบ FPGA เพื่อให้มั่นใจว่าอุปกรณ์เป้าหมายของคุณจะประสบความสําเร็จ ในขณะเดียวกันก็พบกับข้อจํากัดด้านพินและเวลาเฉพาะ ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition นําเสนอสองเครื่องมือในการจัดการกระบวนการที่ซับซ้อนในการตอบสนองข้อจํากัดมากมายของการจัดวาง I/O

Interface Planner จัดการความซับซ้อนของการรวมหลายโมดูลเข้ากับข้อกําหนดฮาร์ดสําหรับการบ้านพิน (เช่น PCI Express*, DDR และลูปแบบเฟสล็อค (PLL) คอร์ทรัพย์สินทางปัญญา (IP) ตัววางแผนอินเทอร์เฟซโต้ตอบแบบไดนามิกกับ Intel® Quartus® Prime Fitter เพื่อตรวจสอบการวางตําแหน่งที่ถูกต้องตามกฎหมายในขณะที่คุณวางแผน คุณสามารถประเมินแผนผังที่แตกต่างกันโดยใช้รายงานเชิงโต้ตอบเพื่อวางแผนการใช้งานที่ดีที่สุดอย่างถูกต้อง

Pin Planner เป็นเครื่องมือกําหนดพินระดับต่ํา ใช้สิ่งนี้เพื่อวางพิน I/O ด้วยตนเองและเพื่อระบุอัตราการสเลฟและความแข็งแกร่งของไดรฟ์

การวางแผน I/O - เอกสารและการฝึกอบรม

การวางแผน I/O - เอกสารประกอบเครื่องมือซอฟต์แวร์

• บทพินการจัดการอุปกรณ์ I/O ในส่วนของคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
• บทการวางแผนอินเทอร์เฟซในส่วนของคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition

การวางแผน I/O - เอกสารประกอบอุปกรณ์

• ไฟล์ Pin-out สําหรับอุปกรณ์ Intel® FPGA
• แนวทางการเชื่อมต่อพิน - ต่อตระกูลอุปกรณ์

การวางแผน I/O - ชั้นเรียนการฝึกอบรม

การวางแผน I/O - แหล่งข้อมูลอื่นๆ

การวางแผน I/O ต้องคํานึงถึงข้อควรพิจารณามากมายโดยเฉพาะอย่างยิ่งเมื่อมี I/O ความเร็วสูงหรือโปรโตคอลเฉพาะเข้ามาเกี่ยวข้อง สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการสนับสนุนการจัดการ I/O และการพัฒนาบอร์ด โปรดไปที่หน้าเว็บการจัดการ I/O, การสนับสนุนการพัฒนาบอร์ด และศูนย์อบรมการวิเคราะห์ความถูกต้องของสัญญาณ

2. รายการออกแบบ

รายการออกแบบ - ภาพรวม

คุณสามารถแสดงการออกแบบของคุณโดยใช้วิธีการป้อนข้อมูลการออกแบบหลายวิธี:

• การใช้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer เครื่องมือป้อนข้อมูลกราฟิกสําหรับเชื่อมต่อโมดูลที่ซับซ้อนในรูปแบบที่มีโครงสร้าง
• วิธีการระดับเริ่มต้นอื่นๆ ในระดับสูง
• การสังเคราะห์ระดับสูง (HLS) โดยใช้ C++ เพื่อแสดงโมดูลที่ซับซ้อน
• OpenCL™ ใช้ C++ ในการปรับใช้อัลกอริธึมการคํานวณบนแพลตฟอร์มที่แตกต่างกัน

ทรัพย์สินทางปัญญา

นอกเหนือจากรายการออกแบบโดยตรงแล้ว Intel® FPGAs ยังรองรับทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาโดยเฉพาะสําหรับใช้งานใน intel® FPGAs

การเรียนรู้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)

Intel เสนอหลักสูตรการฝึกอบรม HDL หลายหลักสูตร ตั้งแต่ภาพรวมออนไลน์ฟรีไปจนถึงชั้นเรียนที่นําโดยผู้สอนตลอดวัน

การใช้เทมเพลต HDL

ซอฟต์แวร์ Intel® Quartus® Prime มีเทมเพลตหลายแบบสําหรับองค์ประกอบลอจิกที่ใช้บ่อย เช่น การลงทะเบียน การกําหนดสัญญาณที่เลือก การบ้านสัญญาณพร้อมกัน และการเรียกในโปรแกรมย่อย เทมเพลตมีอยู่ใน Verilog, SystemVerilog และ VHDL

หากคุณไม่แน่ใจเกี่ยวกับวิธีที่ดีที่สุดในการเขียนฟังก์ชันเฉพาะเพื่อให้แน่ใจว่าจะถูกนําไปใช้อย่างถูกต้อง คุณควรดูที่เทมเพลตเหล่านี้ ระบบเทมเพลตได้อธิบายไว้อย่างครบถ้วนแล้วในการ ใส่รหัส HDL จากส่วนเทมเพลตที่ให้มา ใน คู่มือผู้ใช้ที่แนะนําการออกแบบ

สไตล์การเข้ารหัส HDL ที่แนะนํา

สไตล์การเข้ารหัส HDL มีผลอย่างมากต่อคุณภาพของผลลัพธ์สําหรับการออกแบบลอจิก เครื่องมือสังเคราะห์จะปรับแต่งการออกแบบให้เหมาะสม ที่สุด แต่เพื่อให้ได้ผลลัพธ์ที่แม่นยํา คุณจําเป็นต้องเขียนโค้ดอย่างมีสไตล์ ซึ่งเครื่องมือสังเคราะห์จะได้รับการยอมรับทันทีว่าเป็นโครงสร้างลอจิกที่เฉพาะเจาะจง

นอกจากนี้ยังมีแนวทางปฏิบัติด้านการออกแบบที่ดีซึ่งควรปฏิบัติตามสําหรับการออกแบบลอจิกดิจิทัลทั่วไปและสําหรับอุปกรณ์ที่ใช้ห้องแล็ปโดยเฉพาะ การจัดการวิธีการรีเซ็ตลอจิก ความล่าช้าของไปป์ไลน์ และการสร้างสัญญาณซิงโครนัสที่เหมาะสมเป็นตัวอย่างของแนวทางปฏิบัติด้านการออกแบบดิจิทัลที่ดี แหล่งข้อมูลบางส่วนสําหรับการเรียนรู้แนวทางปฏิบัติในการเขียนโค้ด HDL ที่ดีมีการระบุไว้ด้านล่าง

แหล่งข้อมูลสําหรับแนวทางสไตล์การเข้ารหัส HDL ที่ดี

ทรัพย์สินทางปัญญา

Intel® FPGAs สนับสนุนทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาโดยเฉพาะสําหรับใช้งานใน FPGAs Intel® IP แต่ละตัวจะมีโมเดลการจําลองสําหรับการตรวจสอบการออกแบบก่อนที่จะใช้งานอุปกรณ์ ดูลิงก์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคอร์ IP ที่มีอยู่และระบบนิเวศ IP ภายในซอฟต์แวร์ Intel® Quartus® Prime

แหล่งข้อมูลทรัพย์สินทางปัญญา

ตัวออกแบบแพลตฟอร์ม

เอกสารตัวออกแบบแพลตฟอร์ม

หลักสูตรการฝึกอบรม Platform Designer (เดิมชื่อ Qsys)

ตัวอย่างการออกแบบ Platform Designer

เอกสารข้อมูล

3. การจําลอง

ภาพรวมการจําลอง

ซอฟต์แวร์ Intel® Quartus® Prime รองรับการจําลองการออกแบบระดับ RTL และการจําลองระดับเกตในการจําลอง EDA ที่รองรับ

การจําลองประกอบด้วย:

• การตั้งค่าสภาพแวดล้อมการทํางานการจําลองของคุณ
• การคอมไพล์ไลบรารีแบบจําลองการจําลอง
• เรียกใช้การจําลองของคุณ

ซอฟต์แวร์ Intel® Quartus® Prime รองรับการใช้โฟลว์การจําลองแบบสคริปต์เพื่อประมวลผลการจําลองโดยอัตโนมัติในสภาพแวดล้อมการจําลองที่คุณต้องการ

ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้โฟลว์ของเครื่องมือ NativeLink ซึ่งจะเปิดใช้งานการจําลองที่คุณเลือกโดยอัตโนมัติ

โฟลว์การจําลองแบบสคริปต์

การผนวกรวมตัวจําลอง HDL เข้ากับโฟลว์ของเครื่องมือซอฟต์แวร์ Intel® Quartus® ได้อธิบายไว้ในส่วนต่อไปนี้ของคู่มือผู้ใช้ซอฟต์แวร์ Intel® Quartus® | คู่มือ:

• การจําลองการออกแบบ Intel® FPGA (Pro Edition | รุ่นมาตรฐาน)

เมื่อใช้ Platform Designer ในการปรับตั้งค่าคอร์และระบบ IP สคริปต์การตั้งค่าสภาพแวดล้อมการจําลองจะถูกสร้างขึ้นสําหรับการจําลอง EDA ที่รองรับ

เมื่อสร้างหลายระบบ Platform Designer คุณควรเรียกใช้งาน "Create Simulator Setup Script for IP" เพื่อสร้างสคริปต์รวมสําหรับระบบของคุณใน Platform Designer

• การสร้างสคริปต์การตั้งค่าโปรแกรมจําลองแบบรวม (Pro Edition | รุ่นมาตรฐาน)

คุณสามารถรวมสคริปต์การจําลองคอร์ IP ที่สร้างขึ้นไว้ในสคริปต์การจําลองระดับสูงสุดที่ควบคุมการจําลองการออกแบบทั้งหมดของคุณ หลังจากเรียกใช้งานการจําลองการตั้งค่า ip ให้ใช้ข้อมูลต่อไปนี้เพื่อคัดลอกส่วนเทมเพลตและปรับเปลี่ยนเพื่อใช้ในไฟล์สคริปต์ระดับสูงสุดใหม่

• Aldec Active-HDL ( Pro Edition | รุ่นมาตรฐาน )
• Aldec Riviera-PRO ( Pro Edition | รุ่นมาตรฐาน )
• Cadence Incisive Enterprise ( Pro Edition | รุ่นมาตรฐาน )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (รวมเข้ากับซอฟต์แวร์ Intel® Quartus® Prime) ( Pro Edition | รุ่นมาตรฐาน )
• Mentor Graphics* ModelSim* - PE ( Pro Edition | รุ่นมาตรฐาน )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | รุ่นมาตรฐาน )
• Mentor Graphics* QuestaSim ( Pro Edition | รุ่นมาตรฐาน )
• Synopsys* VCS และ VCS MX ( Pro Edition | รุ่นมาตรฐาน)

คุณยังสามารถดูวิดีโอต่อไปนี้สําหรับคําแนะนําในการตั้งค่าการจําลอง

• วิธีสร้างสคริปต์การจําลอง RTL สําหรับโครงการ Intel® Quartus® Prime ›
• การจําลอง ModelSim*-Intel® FPGA Edition กับ Intel® Quartus® Prime Pro Edition ›

โฟลว์การจําลอง NativeLink

ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้ NativeLink ซึ่งจะช่วยให้คุณเปิดใช้งานขั้นตอนทั้งหมดที่จําเป็นสําหรับการจําลองการออกแบบของคุณโดยอัตโนมัติหลังจากแก้ไขซอร์สโค้ดหรือ IP ของคุณ

คุณสมบัติ NativeLink ผสานรวมการจําลอง EDA ของคุณเข้ากับซอฟต์แวร์ Intel® Quartus® Prime Standard Edition โดยการทําสิ่งต่อไปนี้โดยอัตโนมัติ:

• การสร้างไฟล์และสคริปต์การจําลองเฉพาะ
• การคอมไพล์ไลบรารีการจําลอง
• การเปิดตัวโปรแกรมจําลองของคุณโดยอัตโนมัติหลังจากการวิเคราะห์ซอฟต์แวร์ Intel® Quartus® Prime และการทํารายละเอียด การวิเคราะห์และการสังเคราะห์ หรือหลังจากการคอมไพล์ทั้งหมด

แหล่งข้อมูลสําหรับการตั้งค่าการจําลอง NativeLink

แหล่งข้อมูลการจําลอง

แหล่งข้อมูลการจําลอง

ซอฟต์แวร์ Intel® Quartus® Prime Standard Edition รองรับการจําลอง EDA เหล่านี้:

• Aldec Active-HDL
• Aldec Riviera-PRO
• Cadence Incisive Enterprise
• Mentor Graphics* ModelSim*-Intel FPGA (รวมเข้ากับซอฟต์แวร์ Intel® Quartus® Prime)
• Mentor Graphics* ModelSim* - PE
• Mentor Graphics* ModelSim* - SE
• Mentor Graphics* QuestaSim
• Synopsys* VCS และ VCS MX

การรวมตัวจําลอง HDL เข้ากับโฟลว์ของเครื่องมือซอฟต์แวร์ Intel® Quartus® ได้อธิบายไว้ในส่วน การจําลองการออกแบบ Intel FPGA ใน คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม

4.การสังเคราะห์

ภาพรวมการสังเคราะห์

ขั้นตอนการสังเคราะห์ลอจิกของโฟลว์การออกแบบซอฟต์แวร์ Intel® Quartus®จะใช้รหัสระดับการถ่ายโอนการลงทะเบียน (RTL) และสร้าง netlist ของ primitives ระดับล่าง (netlist หลังการสังเคราะห์) จากนั้นเน็ตลิสต์หลังการสังเคราะห์จะถูกใช้เป็นข้อมูลป้อนเข้าของ Fitter ซึ่งจะวางและกําหนดเส้นทางการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II ประกอบด้วยการสังเคราะห์และอินเทอร์เฟซในตัวขั้นสูงด้วยเครื่องมือการสังเคราะห์อื่นๆ ซอฟต์แวร์นี้ยังมี Netlist Viewers แบบแผนที่คุณสามารถใช้เพื่อวิเคราะห์โครงสร้างของการออกแบบและดูว่าซอฟต์แวร์ตีความการออกแบบของคุณอย่างไร

สามารถดูผลลัพธ์การสังเคราะห์ได้ด้วย ตัวแสดง Quartus® Netlist ทั้งหลังจากการแมป RTL และหลังการแมปเทคโนโลยี

เอกสารสังเคราะห์

การฝึกอบรมและการสาธิตการสังเคราะห์

การสังเคราะห์ระดับสูง

เครื่องมือการสังเคราะห์ระดับสูง (HLS) ของ Intel จะดําเนินการในคําอธิบายการออกแบบที่เขียนด้วย C++ และสร้างโค้ด RTL ที่ปรับให้เหมาะสมกับ FPGAs Intel®

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ Intel® HLS Compiler รวมถึงเอกสาร ตัวอย่าง และหลักสูตรการฝึกอบรม โปรดดู หน้าการสนับสนุน HLS

เอกสารประกอบ HLS

5. Fitter

Fitter - Pro Edition

ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ทําให้ Fitter ทํางานได้ในขั้นตอนที่ควบคุมแยกได้ คุณสามารถปรับแต่งแต่ละขั้นแยกกันได้โดยการเรียกใช้ขั้นตอนนั้นของกระบวนการที่เหมาะสม ซึ่งทําซ้ําเพื่อเพิ่มประสิทธิภาพขั้นนั้น

ขั้นที่พอดี

ตามค่าเริ่มต้น แล้ว Fitter จะทํางานในทุกขั้นตอน อย่างไรก็ตาม คุณสามารถวิเคราะห์ผลลัพธ์ของขั้น Fitter เพื่อประเมินการออกแบบของคุณก่อนรันขั้นตอนถัดไป หรือก่อนรันการคอมไพล์ทั้งหมด สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีใช้ขั้นตอน Fitter เพื่อควบคุมคุณภาพของผลลัพธ์สําหรับการออกแบบของคุณ โปรดดูที่ ส่วน Run the Fitter ใน คู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition

คุณสามารถระบุการตั้งค่าหลายรายการเพื่อควบคุมระดับความพยายามของ Fitter สําหรับสิ่งต่างๆ เช่น การลงทะเบียนการบรรจุ ลงทะเบียนการทําซ้ําและการผสานรวม และระดับความพยายามโดยรวม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการอภิปรายภายใต้ส่วน ที่อ้างอิงการตั้งค่า Fitter ใน คู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition

Fitter - Standard Edition

ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อควบคุมระดับความพยายามของ Fitter เช่น บรรจุลงทะเบียน ลงทะเบียนการซ้ําซ้อนและการผสานรวม และระดับความพยายามโดยรวม สําหรับรายการที่สมบูรณ์ของ การตั้งค่า Fitter โปรดดู ที่ หน้า ความช่วยเหลือการตั้งค่าคอมไพเลอร์

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการอภิปรายภายใต้

• การลดเวลาในการคอมไพล์ ในคู่มือผู้ใช้ Intel® Quartus® Prime standard Edition: คอมไพเลอร์
• ส่วนการปิดและการเพิ่มประสิทธิภาพเวลาของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: การเพิ่มประสิทธิภาพการออกแบบ

6. การวิเคราะห์เวลา

ภาพรวมการวิเคราะห์เวลา

ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องปฏิบัติตามการออกแบบเพื่อให้ทํางานได้อย่างถูกต้องและตรวจสอบเวลามาถึงตามเวลาที่กําหนดเพื่อตรวจสอบเวลา

การวิเคราะห์เวลาเกี่ยวข้องกับแนวคิดพื้นฐานมากมาย: ส่วนโค้งแบบซิงโครนัส เทียบกับการมาถึงและเวลาที่กําหนด การตั้งค่าและระงับข้อกําหนด ฯลฯ คําจํากัดความเหล่านี้ไว้ในส่วน แนวคิดพื้นฐานการวิเคราะห์เวลา ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา

ตัววิเคราะห์เวลาจะใช้ข้อจํากัดด้านเวลาของคุณและกําหนดความล่าช้าของเวลาจากผลลัพธ์ของการปรับใช้การออกแบบของคุณกับอุปกรณ์เป้าหมายของ Fitter

ตัววิเคราะห์เวลาต้องทํางานจากคําอธิบายที่แม่นยําของข้อกําหนดเวลาของคุณ ซึ่งแสดงเป็นข้อจํากัดด้านเวลา ส่วน การออกแบบที่มีข้อจํากัด ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลาอธิบายถึงวิธีเพิ่มข้อจํากัดด้านเวลาไปยังไฟล์.sdc สําหรับใช้โดยทั้ง Fitter และตัววิเคราะห์เวลา

การปิดเวลาเป็นกระบวนการซ้ําๆ ของการปรับข้อจํากัดของเวลา การปรับพารามิเตอร์สําหรับการสังเคราะห์และ Fitter และการจัดการรูปแบบของข้อมูลเริ่มต้นที่พอดี

ตัววิเคราะห์เวลา

ตัววิเคราะห์เวลา Prime Intel Quartus

ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime เป็นเครื่องมือวิเคราะห์เวลาแบบ ASIC ที่มีประสิทธิภาพซึ่งตรวจสอบประสิทธิภาพการกําหนดเวลาของตรรกะทั้งหมดในการออกแบบของคุณโดยใช้ข้อจํากัด การวิเคราะห์ และวิธีการรายงานมาตรฐานอุตสาหกรรม ตัววิเคราะห์เวลาสามารถขับเคลื่อนจากอินเทอร์เฟซผู้ใช้แบบกราฟิก หรือจากอินเทอร์เฟซบรรทัดคําสั่งไปจนถึงข้อจํากัด การวิเคราะห์ และรายงานผลลัพธ์สําหรับเส้นทางการกําหนดเวลาทั้งหมดในการออกแบบของคุณ

คู่มือผู้ใช้ฉบับเต็มเกี่ยวกับตัววิเคราะห์เวลาสามารถดูได้ที่ ส่วน เรียกใช้งานตัววิเคราะห์เวลา ของคู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา

หากคุณยังใหม่กับการวิเคราะห์เวลา โปรดดูที่ ขั้นตอน ที่แนะนําสําหรับผู้ใช้ครั้งแรก ของ คู่มือผู้ใช้ Intel® Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา ซึ่งอธิบายถึงโฟลว์การออกแบบแบบเต็มรูปแบบโดยใช้ข้อจํากัดพื้นฐาน

หลักสูตรการฝึกอบรมตัววิเคราะห์เวลา

การปิดเวลา

หาก Timing Analyzer ระบุว่าไม่ตรงตามข้อมูลจําเพาะเวลาของคุณ จะต้องปรับการออกแบบให้เหมาะสมกับเวลาจนกว่าจะมีการปิดความคับคั่ง และมีคุณสมบัติตรงตามข้อมูลจําเพาะเวลาของคุณ

การปิดเวลาจะใช้เทคนิคที่เป็นไปได้หลายประการ เทคนิคที่มีประสิทธิภาพมากที่สุดจะแตกต่างกันไปตามการออกแบบแต่ละแบบ บทการ ปิดและการปรับแต่งเวลา ในคู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Intel Quartus Prime Pro Edition ให้คําแนะนําที่เป็นประโยชน์มากมายเกี่ยวกับกระบวนการปิดเวลา

มีหลักสูตรการฝึกอบรมเพิ่มเติมอีกหลายหลักสูตรเพื่อช่วยให้คุณเข้าใจวิธีประเมินการออกแบบของคุณสําหรับเทคนิคการปิดเวลาที่เหมาะสม

หลักสูตรการฝึกอบรมการปิดเวลา

7. การเพิ่มประสิทธิภาพการออกแบบ

ภาพรวมการเพิ่มประสิทธิภาพการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มาพร้อมกับคุณสมบัติที่หลากหลายที่ช่วยให้คุณปรับการออกแบบของคุณให้เหมาะสมกับพื้นที่และการกําหนดเวลา ในส่วนนี้จะให้แหล่งข้อมูลที่จะช่วยคุณในเรื่องเทคนิคและเครื่องมือการเพิ่มประสิทธิภาพการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II นําเสนอการเพิ่มประสิทธิภาพ Netlist สังเคราะห์ทางกายภาพเพื่อเพิ่มประสิทธิภาพการออกแบบให้ดีกว่ากระบวนการคอมไพล์มาตรฐาน การสังเคราะห์ทางกายภาพช่วยปรับปรุงประสิทธิภาพการออกแบบของคุณโดยไม่คํานึงว่าเครื่องมือสังเคราะห์ที่ใช้อยู่จะเป็นอย่างไรก็ตาม

เอกสารการสนับสนุนการปรับแต่งประสิทธิภาพ

หลักสูตรการฝึกอบรมการเพิ่มประสิทธิภาพการออกแบบ

เครื่องมือปรับแต่งการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime มีเครื่องมือที่นําเสนอการออกแบบของคุณในรูปแบบที่มองเห็นได้ เครื่องมือเหล่านี้ช่วยให้คุณสามารถวิเคราะห์ปัญหาใด ๆ ในการออกแบบของคุณในแง่ของประสิทธิภาพทางตรรกะหรือทางกายภาพ

• คุณสามารถใช้ Netlist Viewers เพื่อดูการแสดงแผนผังการออกแบบของคุณในหลายๆ ขั้นตอนในกระบวนการปรับใช้: ก่อนการสังเคราะห์ หลังจากการสังเคราะห์ และหลังจากวางและวางเส้นทาง ซึ่งจะช่วยให้คุณสามารถยืนยันความตั้งใจในการออกแบบในแต่ละขั้นตอนได้
• Design Partition Planner ช่วยให้คุณเห็นภาพและแก้ไขรูปแบบการแบ่งพาร์ติชันของการออกแบบโดยการแสดงข้อมูลเวลา ความหนาแน่นของการเชื่อมต่อที่เกี่ยวข้อง และการจัดวางพาร์ติชันทางกายภาพ คุณสามารถค้นหาพาร์ติชันในโปรแกรมดูอื่นๆ หรือปรับเปลี่ยนหรือลบพาร์ติชันได้
• ด้วย Chip Planner คุณสามารถทําการบ้านแผนผังเวลา ดําเนินการวิเคราะห์พลังงาน และแสดงภาพพาธที่สําคัญและความแออัดของการกําหนดเส้นทางได้ Design Partition Planner และ Chip Planner ให้คุณแบ่งส่วนและวางการออกแบบของคุณในระดับที่สูงกว่าได้
• Design Space Explorer II (DSE) จะทําการค้นหาการตั้งค่าที่ให้ผลลัพธ์ที่ดีที่สุดในการออกแบบใดๆ โดยอัตโนมัติ DSE สํารวจพื้นที่การออกแบบของคุณ ปรับใช้เทคนิคการปรับแต่งที่หลากหลาย และวิเคราะห์ผลลัพธ์เพื่อช่วยให้คุณค้นพบการตั้งค่าที่ดีที่สุดสําหรับการออกแบบของคุณ

การใช้เครื่องมือเหล่านี้สามารถช่วยคุณเพิ่มประสิทธิภาพการใช้งานอุปกรณ์

ตัวแสดง Netlist

ผู้ชมเน็ตลิสต์ซอฟต์แวร์ Intel® Quartus® Prime มอบวิธีการที่ทรงพลังในการดูการออกแบบของคุณในหลากหลายขั้นตอน สามารถตรวจสอบข้ามกับมุมมองการออกแบบอื่นๆ ได้ คุณสามารถเลือกรายการและไฮไลต์ได้ในหน้าต่างตัววางแผนชิปและโปรแกรมดูไฟล์การออกแบบ

• ตัวแสดง RTL แสดงตรรกะและการเชื่อมต่อที่อนุมานโดยตัวสังเคราะห์ หลังจากทํารายละเอียดของลําดับชั้นและบล็อกลอจิกหลักๆ คุณสามารถใช้ตัวแสดง RTL เพื่อตรวจสอบการออกแบบของคุณด้วยภาพก่อนการจําลองหรือกระบวนการตรวจสอบอื่นๆ
• Technology Map Viewer (Post-Map) สามารถช่วยคุณค้นหาโหนดในเน็ตลิสต์ของคุณหลังจากการสังเคราะห์ แต่ก่อนวางและเส้นทาง
• โปรแกรมดูแผนที่เทคโนโลยี (หลังการปรับให้พอดี) จะแสดง Netlist หลังจากวางและเส้นทาง ซึ่งอาจแตกต่างจาก Netlist การแมปหลังเนื่องจากความเหมาะสมอาจทําการปรับให้เหมาะสมเพื่อตอบสนองข้อจํากัดในระหว่างการเพิ่มประสิทธิภาพทางกายภาพ

Netlist และ Finite State Machine Viewers

ดูการสาธิต Netlist Viewer ซอฟต์แวร์ Quartus® และ Finite State Machine Viewer ในวิดีโอด้านล่าง

ตัววางแผนชิป

การวิเคราะห์แผนผังการออกแบบช่วยปิดเวลาและรับรองประสิทธิภาพสูงสุดในการออกแบบที่มีความซับซ้อนสูง Chip Planner ในซอฟต์แวร์ Intel® Quartus® Prime ช่วยให้คุณปิดเวลาในการออกแบบของคุณได้อย่างรวดเร็ว คุณสามารถใช้ Chip Planner ร่วมกับ Logic Lock Regions เพื่อรวบรวมการออกแบบของคุณตามลําดับชั้นและช่วยในการวางแผนพื้นที่ นอกจากนี้ ให้ใช้พาร์ติชันเพื่อรักษาผลลัพธ์ของการจัดวางและการกําหนดเส้นทางจากการคอมไพล์แต่ละครั้ง

คุณสามารถทําการวิเคราะห์การออกแบบรวมถึงการสร้างและปรับแต่งแผนผังการออกแบบด้วย Chip Planner หากต้องการทําการบ้านด้วย I/O ให้ใช้ Pin Planner

แหล่งข้อมูล Chip Planner

ตัวสํารวจพื้นที่ออกแบบ II

Design Space Explorer II (DSE) ช่วยให้คุณสํารวจพารามิเตอร์มากมายที่มีสําหรับการคอมไพล์การออกแบบ

คุณสามารถใช้ DSE เพื่อจัดการการคอมไพล์หลายรายการด้วยพารามิเตอร์ที่แตกต่างกันเพื่อค้นหาการผสมผสานพารามิเตอร์ที่ดีที่สุดที่ช่วยให้คุณปิดเวลาได้

แหล่งข้อมูล Design Space Explorer II

8. การดีบักบนชิป

ภาพรวมการดีบักบนชิป

เนื่องจาก FPGAs ประสิทธิภาพ ขนาด และความซับซ้อนที่เพิ่มขึ้น กระบวนการตรวจสอบความถูกต้องจึงสามารถกลายมาเป็นส่วนสําคัญของวงจรการออกแบบ FPGA เพื่อบรรเทาความซับซ้อนของกระบวนการตรวจสอบ Intel มีกลุ่มเครื่องมือการดีบักแบบออนชิป เครื่องมือดีบักแบบออนชิปช่วยให้สามารถจับโหนดภายในในการออกแบบของคุณได้แบบเรียลไทม์ เพื่อช่วยคุณตรวจสอบการออกแบบของคุณอย่างรวดเร็วโดยไม่ต้องใช้อุปกรณ์ภายนอก เช่น ตัววิเคราะห์ลอจิกหรือตัววิเคราะห์โปรโตคอลแบบ Bench ซึ่งจะช่วยบรรเทาจํานวนพินที่จําเป็นสําหรับการตรวจสอบสัญญาณระดับบอร์ด สําหรับคําแนะนําเกี่ยวกับเครื่องมือทั้งหมดในกลุ่มการดีบัก โปรดดูที่ส่วน เครื่องมือดีบักระบบ ใน คู่มือผู้ใช้เครื่องมือดีบัก: Intel® Quartus® Prime Pro Edition

• คอนโซลระบบ - คอนโซลระบบช่วยให้สามารถตรวจสอบความถูกต้องและบอร์ดได้เร็วขึ้น
• ชุดเครื่องมือ PHY ตัวรับส่งสัญญาณ Native
  • คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel® Cyclone® 10 GX PHY
  • คู่มือผู้ใช้ตัวรับส่งสัญญาณ Intel® Arria® 10 PHY

• Signal Tap Logic Analyzer - ใช้ทรัพยากร FPGA ในเครื่องเพื่อตัวอย่างโหนดการทดสอบและส่งข้อมูลออกผ่านจอแสดงผลรูปคลื่นกราฟิกใน GUI ซอฟต์แวร์ Intel Quartus Prime
• Signal Probe - กําหนดเส้นทางสัญญาณภายในไปยังพิน I/O เพื่อตรวจสอบโดยเพิ่มขึ้น
• Logic Analyzer Interface - Multiplex ชุดสัญญาณไปยังพิน I/O สํารองจํานวนเล็กน้อยสําหรับการตรวจสอบ
• แหล่งข้อมูลและหัววัดในระบบ - ไดรฟ์และค่าลอจิกตัวอย่างโดยใช้ JTAG
• ตัวแก้ไขเนื้อหาหน่วยความจําในระบบ - แสดงและแก้ไขหน่วยความจําบนชิป
• อินเทอร์เฟซเสมือน JTAG - อนุญาตการสื่อสารกับอินเทอร์เฟซ JTAG

การดีบักหน่วยความจําภายนอกได้รับการอํานวยความสะดวกด้วยชุดเครื่องมืออินเทอร์เฟซหน่วยความจํา Extermal ซึ่งมีรายละเอียดอยู่ในศูนย์สนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก

ชุดเครื่องมือตัวรับส่งสัญญาณมีสิ่งอํานวยความสะดวกที่ครอบคลุมเพื่อตรวจสอบคุณภาพและประสิทธิภาพของสัญญาณตัวรับส่งสัญญาณ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับชุดเครื่องมือนี้ โปรดดูที่ หน้าผลิตภัณฑ์ชุดเครื่องมือตัวรับส่งสัญญาณ

ตัวอย่างการดีบักบนชิป

ตัวอย่างการออกแบบการดีบักบนชิป

ต่อไปนี้เป็นตัวอย่างบางส่วนเพื่อช่วยให้คุณใช้ประโยชน์จากคุณสมบัติที่มีอยู่สําหรับสถานการณ์การดีบักทั่วไป

• ตัวอย่างการออกแบบโฟลว์ที่ใช้ตัววิเคราะห์ SignalTap II Logic
• ตัวอย่างแหล่งข้อมูลและหัววัดในระบบ
• ตัวอย่างชุดเครื่องมือตัวรับส่งสัญญาณสําหรับอุปกรณ์ Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT และอุปกรณ์ IV GX/GT Stratix®
• ตัวอย่างการออกแบบคอนโซลระบบ (รูปแบบการจัดเก็บซอฟต์แวร์ Qar Quartus®)

การดีบักแบบ On-Chip - หลักสูตรการฝึกอบรม

หลักสูตรการฝึกอบรมการดีบักบนชิป

การดีบักแบบ On-Chip - แหล่งข้อมูลอื่นๆ

ดีบักแบบ On-Chip - แหล่งข้อมูลอื่นๆ

หัวข้อขั้นสูง

โฟลว์การออกแบบที่ใช้บล็อก

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime Pro Edition นําเสนอขั้นตอนการออกแบบที่ใช้บล็อก มีสองประเภท คือ โฟลว์ การคอมไพล์ที่ใช้บล็อกส่วนเพิ่ม และ Design Block Reuse ซึ่งช่วยให้ทีมพัฒนาที่หลากหลายทางภูมิศาสตร์ของคุณทํางานร่วมกันในการออกแบบ

การคอมไพล์แบบใช้บล็อกแบบเพิ่ม หน่วยกําลังรักษาหรือล้างพาร์ติชันภายในโครงการ ซึ่งทํางานร่วมกับพาร์ทิชัน core และไม่จําเป็นต้องมีไฟล์หรือการวางแผนชั้นเพิ่มเติม สามารถล้างพาร์ติชัน เก็บรักษาไว้ที่ Source, การสังเคราะห์ และสแนปช็อตขั้นสุดท้าย

โฟลว์ Design Block Reuse ช่วยให้คุณสามารถนําบล็อกของการออกแบบมาใช้ใหม่ในโครงการอื่นได้โดยการสร้าง การเก็บรักษา และการส่งออกพาร์ติชัน ด้วยคุณสมบัตินี้ คุณจะได้พบกับโมดูลที่ปิดเวลาระหว่างทีมต่างๆ ที่สะอาด

แหล่งข้อมูลการออกแบบที่ใช้บล็อก

• ส่วนโฟลว์การออกแบบที่ใช้บล็อกในคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
• บทช่วยสอน: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, ซอฟต์แวร์ Intel® Quartus® Prime v17.1)
• ไฟล์ออกแบบ (.zip)
• การฝึกอบรม: Design Block Reuse (OBBDR100)
• การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 1 จาก 3) (OIBBC100)
• การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 2 จาก 3) (OIBBC101)
• การฝึกอบรม: การคอมไพล์แบบใช้บล็อกแบบเพิ่มหน่วย (ส่วนที่ 3 จาก 3) (OIBBC102)

การคอมไพล์ใหม่อย่างรวดเร็ว

การคอมไพล์ซ้ําอย่างรวดเร็วช่วยให้สามารถนําผลลัพธ์การสังเคราะห์และความพอดีไปใช้ซ้ําได้เมื่อเป็นไปได้ และไม่ประมวลผลบล็อกการออกแบบที่ไม่เปลี่ยนแปลง การคอมไพล์ซ้ําอย่างรวดเร็วสามารถลดเวลาในการคอมไพล์ทั้งหมดหลังจากทําการเปลี่ยนแปลงการออกแบบขนาดเล็ก การคอมไพล์ใหม่อย่างรวดเร็วรองรับการเปลี่ยนแปลง ECO ฟังก์ชันที่ใช้ HDL และช่วยให้คุณสามารถลดเวลาในการคอมไพล์ของคุณในขณะที่รักษาประสิทธิภาพของตรรกะที่ไม่เปลี่ยนแปลง

การคอมไพล์ใหม่อย่างรวดเร็ว - แหล่งข้อมูลสนับสนุน

การกําหนดค่าใหม่บางส่วน

การกําหนดค่าใหม่บางส่วน (PR) ช่วยให้คุณสามารถกําหนดค่า FPGA แบบไดนามิกบางส่วนได้ในขณะที่การออกแบบ FPGA ที่เหลือยังคงทํางานอยู่

คุณสามารถสร้างหลายบุคลิกภาพสําหรับภูมิภาคของอุปกรณ์ของคุณ และกําหนดค่าภูมิภาคนั้นใหม่โดยไม่ส่งผลกระทบต่อการดําเนินงานในด้านนอกบุคลิกภาพนั้น

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าใหม่บางส่วน โปรดดูหน้า การกําหนดค่าใหม่บางส่วน

เขียน สคริปต์

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มาพร้อมกับการรองรับการเขียนสคริปต์ที่ครอบคลุมสําหรับโฟลว์การออกแบบสคริปต์บรรทัดคําสั่งและเครื่องมือ (Tcl) แยกไฟล์ปฏิบัติการสําหรับแต่ละขั้นตอนการออกแบบซอฟต์แวร์ เช่น การสังเคราะห์ การปรับให้เหมาะสม และการวิเคราะห์เวลา รวมถึงตัวเลือกสําหรับการทําการตั้งค่าทั่วไปและการทํางานทั่วไป อินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชันการเขียนสคริปต์ Tcl (API) มีคําสั่งที่ครอบคลุมฟังก์ชันการทํางานขั้นสูงพื้นฐาน

การเขียนสคริปต์บรรทัดคําสั่ง

คุณสามารถใช้ไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์ Intel® Quartus® Prime หรือ Quartus® II ในไฟล์แบตช์, เชลล์สคริปต์, makefiles และสคริปต์อื่นๆ ตัวอย่างเช่น ใช้คําสั่งต่อไปนี้เพื่อคอมไพล์โครงการที่มีอยู่:

$ quartus_sh --flow คอมไพล์

การเขียนสคริปต์ Tcl

ใช้ Tcl API สําหรับงานต่อไปนี้:

• การสร้างและการจัดการโครงการ
• ทําการบ้าน
• การคอมไพล์การออกแบบ
• กําลังดึงข้อมูลรายงาน
• การดําเนินการวิเคราะห์เวลา

คุณสามารถเริ่มใช้งานตัวอย่างบางส่วนในหน้าเว็บตัวอย่างซอฟต์แวร์ Quartus® II แหล่งข้อมูลอื่นๆ อีกหลายรายการมีการระบุไว้ด้านล่าง

แหล่งข้อมูลสคริปต์

โลโก้ OpenCL และ OpenCL เป็นเครื่องหมายการค้าของ Apple Inc. ซึ่งใช้งานโดยได้รับอนุญาตจาก Khronos