Intel® ควอตัส® ซอฟต์แวร์ออกแบบที่สําคัญ - ศูนย์สนับสนุน
ยินดีต้อนรับสู่ศูนย์สนับสนุนซอฟต์แวร์การออกแบบ®การออกแบบที่สําคัญของ Intel®
ชุดซอฟต์แวร์การออกแบบ®การออกแบบที่สําคัญของ Intel® Quartus ครอบคลุมเครื่องมือออกแบบซอฟต์แวร์ทั้งหมดที่จําเป็นในการนํา FPGA ® Intel ของคุณจากแนวคิดสู่การผลิต หัวข้อในหน้าเว็บนี้จะแนะนําคุณเกี่ยวกับคุณสมบัติซอฟต์แวร์® Prime ® Intel เลือกพื้นที่ที่คุณสนใจและนําทางไปยังแหล่งข้อมูลเฉพาะที่คุณต้องการในขั้นตอนการออกแบบ® Prime ® Intel
การเริ่มต้นใช้งาน
ภาพรวม
ซอฟต์แวร์ Intel® Quartus® Prime ประกอบด้วยเครื่องมือซอฟต์แวร์ทั้งหมดที่คุณต้องกําหนดจําลองนําไปใช้และดีบักการออกแบบ FPGA ของคุณ ในการเริ่มต้นให้คลิกปุ่มด้านล่างเพื่อดาวน์โหลดและอนุญาตให้ใช้สิทธิ์ซอฟต์แวร์และเพื่อรับคําแนะนําในการเริ่มต้นใช้งานอย่างรวดเร็ว จากนั้นตรวจสอบเนื้อหาการฝึกอบรมบางอย่างที่นําเสนอสําหรับซอฟต์แวร์ Intel® Quartus® Prime ตั้งแต่บทเรียนออนไลน์สั้น ๆ ไปจนถึงชั้นเรียนที่นําโดยผู้สอนแบบเต็มวัน
ความแตกต่างระหว่างรุ่นมาตรฐานและรุ่น Pro คืออะไร?
1. ดาวน์โหลดซอฟต์แวร์ Intel® ควอตัส® ไพร์ม
2. ขอใบอนุญาตใช้งานซอฟต์แวร์ Intel® Quartus® Prime
ในส่วน "การเริ่มต้นใช้งาน" เราจะแสดงรายการแหล่งข้อมูลพื้นฐานเพื่อให้คุณเริ่มต้นรวมถึงคู่มือเริ่มต้นใช้งานด่วนลิงก์ไปยังเอกสารพื้นฐานและลิงก์ไปยังหลักสูตรการฝึกอบรมออนไลน์และหลักสูตรการฝึกอบรมที่นําโดยผู้สอนที่มีอยู่
การเริ่มต้นใช้งาน
- คู่มือเริ่มต้นใช้งานด่วนเกี่ยวกับซอฟต์แวร์® Intel® ควอตัส® หลัก ›
- คําแนะนําโดยย่อเกี่ยวกับวิธีการตั้งค่าโครงการคอมไพล์ทําการวิเคราะห์เวลาและตั้งโปรแกรมอุปกรณ์ FPGA
- อ่านฉันก่อน! (ORMF1000) ›
- หลักสูตรออนไลน์ฟรี 47 นาที หลักสูตรนี้เป็นจุดเริ่มต้นในการทําความเข้าใจและใช้ผลิตภัณฑ์หลักประกันและทรัพยากรของ Intel® FPGA อย่างรวดเร็ว
คู่มือผู้ใช้
คู่มือผู้ใช้ซอฟต์แวร์® ควอตัส®
คู่มือผู้ใช้รุ่น®ควอตัส® ไพรม์โปร:
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เริ่มต้นใช้งาน ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: นักออกแบบแพลตฟอร์ม ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คําแนะนําในการออกแบบ ›
- คู่มือผู้ใช้ Intel ควอตัสไพร์มโปรรุ่น: คอมไพเลอร์ ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเพิ่มประสิทธิภาพการออกแบบ ›
- คู่มือผู้ใช้ Intel ควอตัสไพร์มโปรรุ่น: โปรแกรมเมอร์ ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การออกแบบตามบล็อก ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การกําหนดค่าใหม่บางส่วน ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การสังเคราะห์ของบุคคลที่สาม ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือดีบัก ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องวิเคราะห์เวลา ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ข้อจํากัดในการออกแบบ ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือออกแบบ PCB ›
- คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเขียนสคริปต์ ›
คู่มือผู้ใช้ Intel® ควอตัส® ฉบับมาตรฐานที่สําคัญ:
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เริ่มต้นใช้งาน ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: นักออกแบบแพลตฟอร์ม ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: คําแนะนําในการออกแบบ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: คอมไพเลอร์ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การเพิ่มประสิทธิภาพการออกแบบ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: โปรแกรมเมอร์ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การกําหนดค่าใหม่บางส่วน ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การจําลองของบุคคลที่สาม ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องมือดีบัก ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การสังเคราะห์ของบุคคลที่สาม ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องวิเคราะห์เวลา ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: ข้อจํากัดในการออกแบบ ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องมือออกแบบ PCB ›
- คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การเขียนสคริปต์ ›
การฝึกอบรมซอฟต์แวร์®ควอตัส® Intel
Intel มีการฝึกอบรมหลายประเภททั้งออนไลน์และแบบตัวต่อตัวเพื่อช่วยให้คุณทํางานได้อย่างรวดเร็วเกี่ยวกับขั้นตอนการออกแบบ® Prime ® Quartus ของ Intel นี่คือชั้นเรียนการฝึกอบรมที่แนะนําเพื่อให้คุณเริ่มต้น
การฝึกอบรมซอฟต์แวร์®ควอตัส® Intel
ชื่อหลักสูตร | ชนิด | หมายเลขหลักสูตร | ระยะเวลา |
---|---|---|---|
การใช้ซอฟต์แวร์หลัก®ควอตัส: บทนํา | ออนไลน์ | 81 นาที | โอดีสดับบลิว1100 |
ซอฟต์แวร์หลัก®ควอตัส: มูลนิธิ (ฉบับมาตรฐาน) | ออนไลน์ | 8 ชั่วโมง | โอดีสดับบลิว1110 |
ซอฟต์แวร์หลัก®ควอตัส: มูลนิธิ (ฉบับโปร) | ออนไลน์ | 8 ชั่วโมง | โอดีสดับบลิว1110โปร |
Intel® Quartus® ซอฟต์แวร์นายกรัฐมนตรี: คุณสมบัติรุ่น Pro สําหรับการออกแบบระดับไฮเอนด์ | ชั้นเรียนที่นําโดยผู้สอน / เสมือนจริง | 8 ชั่วโมง | ไอโปร |
ซอฟต์แวร์หลัก®ควอตัส® Intel: มูลนิธิ | ชั้นเรียนที่นําโดยผู้สอน / เสมือนจริง | 8 ชั่วโมง | ไอดีสW110 |
มีหลักสูตรการฝึกอบรมอื่น ๆ อีกมากมาย สําหรับแค็ตตาล็อกฉบับเต็ม ให้ดูที่หน้าการฝึกอบรม FPGA ® Intel
1. การวางแผน I/O
ภาพรวมการวางแผน I/O
การวางแผน I/O จะทําในระยะแรกในการออกแบบ FPGA เพื่อให้แน่ใจว่าตําแหน่งที่ประสบความสําเร็จในอุปกรณ์เป้าหมายของคุณในขณะที่เป็นไปตามข้อ จํากัด ของพินและเวลาโดยเฉพาะ ซอฟต์แวร์® Prime Pro Edition ® Intel มีสองเครื่องมือในการจัดการกระบวนการที่ซับซ้อนในการปฏิบัติตามข้อ จํากัด หลายประการของตําแหน่ง I / O
งานการวางแผน I/O เครื่องมือ | วิธีการเข้าถึง | |
---|---|---|
ตัววางแผนอินเทอร์เฟซ | วางแผนอินเทอร์เฟซและอุปกรณ์ต่อพ่วง | เครื่องมือ>การวางแผนอินเทอร์เฟซ |
พินแพลนเนอร์ | แก้ไข ตรวจสอบความถูกต้อง หรือส่งออกการกําหนดพิน | การมอบหมาย>ตัววางแผนพิน |
Interface Planner จัดการความซับซ้อนของการรวมโมดูลหลายโมดูลที่มีข้อกําหนดอย่างหนักสําหรับการกําหนดพิน (ตัวอย่างเช่น PCI Express * DDR และแกนทรัพย์สินทางปัญญา (IP) แบบล็อคเฟส (PLL)) ตัววางแผนอินเทอร์เฟซโต้ตอบแบบไดนามิกกับ® Intel® Prime Fitter เพื่อตรวจสอบความถูกต้องตามกฎหมายของตําแหน่งในขณะที่คุณวางแผน คุณสามารถประเมินแผนผังชั้นต่างๆ โดยใช้รายงานแบบโต้ตอบเพื่อวางแผนการใช้งานที่ดีที่สุดอย่างถูกต้อง
Pin Planner เป็นเครื่องมือการกําหนดพินระดับต่ํา ใช้สิ่งนี้เพื่อวางหมุด I / O ด้วยตนเองและเพื่อระบุอัตราการฆ่าและความแข็งแรงของไดรฟ์
การวางแผน I/O - เอกสารและการฝึกอบรม
การวางแผน I/O - เอกสารประกอบเครื่องมือซอฟต์แวร์
- การจัดการอุปกรณ์ I/O พินบทในส่วนของ Intel® คู่มือผู้ใช้รุ่น® Prime Pro ›
- บทการวางแผนอินเทอร์เฟซในส่วนของคู่มือผู้ใช้รุ่น®ควอตัส® Prime Pro ›
การวางแผน I/O - เอกสารของอุปกรณ์
การวางแผน I/O - ชั้นเรียนฝึกอบรม
หมายเลขหลักสูตร | ระยะเวลา | ของชนิด | หลักสูตร |
---|---|---|---|
การออกแบบระบบ I/O ที่ง่ายและรวดเร็วด้วยพิมพ์เขียว | ฟรี, ออนไลน์ | 40 นาที | โอบลูอินโตร |
การวางแผน I/O - ทรัพยากรอื่นๆ
การวางแผน I /O เกี่ยวข้องกับข้อควรพิจารณามากมายโดยเฉพาะอย่างยิ่งเมื่อมี I / Os ความเร็วสูงหรือโปรโตคอลเฉพาะที่เกี่ยวข้อง สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการจัดการ I / O และการสนับสนุนการพัฒนาบอร์ดโปรดไปที่หน้า I / O Management,การสนับสนุนการพัฒนาบอร์ดและศูนย์ทรัพยากรการวิเคราะห์ความสมบูรณ์ของสัญญาณ
2. รายการออกแบบ
รายการออกแบบ - ภาพรวม
คุณสามารถแสดงการออกแบบของคุณโดยใช้วิธีการป้อนข้อมูลการออกแบบหลายวิธี:
- การใช้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
- Verilog
- SystemVerilog
- วีเฮดแอล
- นักออกแบบแพลตฟอร์มเครื่องมือป้อนข้อมูลแบบกราฟิกสําหรับการเชื่อมต่อโมดูลที่ซับซ้อนอย่างมีโครงสร้าง
- วิธีการเข้าระดับสูงอื่น ๆ
- การสังเคราะห์ระดับสูง (HLS) โดยใช้ C ++ เพื่อแสดงโมดูลที่ซับซ้อน
- OpenCL™ ใช้ C++ เพื่อใช้อัลกอริทึมการคํานวณในแพลตฟอร์มที่แตกต่างกัน
ทรัพย์สินทางปัญญา
นอกเหนือจากรายการออกแบบโดยตรงแล้ว FPGAs ® Intel ยังสนับสนุนกลุ่มทรัพย์สินทางปัญญา (IP) ขนาดใหญ่ที่ออกแบบมาโดยเฉพาะสําหรับการใช้งานใน FPGAs ® Intel
การเรียนรู้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
Intel มีหลักสูตรการฝึกอบรม HDL หลายหลักสูตรตั้งแต่ภาพรวมออนไลน์ฟรีไปจนถึงชั้นเรียนที่นําโดยผู้สอนตลอดทั้งวัน
หมายเลขหลักสูตร | ระยะเวลา | ของชนิด | หลักสูตร |
---|---|---|---|
ความรู้เบื้องต้นเกี่ยวกับวีริล็อก HDL | 8 ชั่วโมง | ผู้สอนนํา | ไอHDL120 |
ความรู้เบื้องต้นเกี่ยวกับ VHDL | 8 ชั่วโมง | ผู้สอนนํา | ไอHDL110 |
พื้นฐาน Verilog HDL | 50 นาที | ออนไลน์, ฟรี | โอดีแอล1120 |
ข้อมูลพื้นฐาน VHDL | 92 นาที | ออนไลน์, ฟรี | โอดีแอล1110 |
เทคนิคการออกแบบ Verilog HDL ขั้นสูง | 8 ชั่วโมง | ผู้สอนนํา | ไอHDL230 |
เทคนิคการออกแบบ VHDL ขั้นสูง | 8 ชั่วโมง | ผู้สอนนํา | ไอHDL240 |
ระบบเวอริล็อกด้วยซอฟต์แวร์ควอตัส® II | 38 นาที | ออนไลน์, ฟรี | โอชดีแอล1125 |
การใช้แม่แบบ HDL
ซอฟต์แวร์ Intel® Quartus® Prime มีเทมเพลตหลายแบบสําหรับองค์ประกอบตรรกะที่ใช้กันทั่วไปเช่นการลงทะเบียนการกําหนดสัญญาณที่เลือกการกําหนดสัญญาณพร้อมกันและการเรียกโปรแกรมย่อย แม่แบบมีอยู่ใน Verilog, ระบบเวอริล็อก และ VHDL
หากคุณไม่แน่ใจวิธีที่ดีที่สุดในการเขียนฟังก์ชันเฉพาะเพื่อให้แน่ใจว่าจะมีการใช้งานอย่างถูกต้องคุณควรอ้างถึงเทมเพลตเหล่านี้ ระบบแม่แบบได้รับการอธิบายอย่างสมบูรณ์ในส่วน การแทรกรหัส HDL จากแม่แบบที่ให้มา ในคู่มือผู้ใช้คําแนะนําการออกแบบ
สไตล์การเข้ารหัส HDL ที่แนะนํา
รูปแบบการเข้ารหัส HDL มีผลอย่างมากต่อคุณภาพของผลลัพธ์สําหรับการออกแบบตรรกะ เครื่องมือสังเคราะห์จะเพิ่มประสิทธิภาพการออกแบบ แต่เพื่อให้ได้ผลลัพธ์ที่แม่นยําคุณต้องเขียนโค้ดในรูปแบบซึ่งจะได้รับการยอมรับจากเครื่องมือสังเคราะห์ว่าเป็นโครงสร้างตรรกะเฉพาะ
นอกจากนี้ยังมีแนวทางการออกแบบที่ดีซึ่งควรปฏิบัติตามสําหรับการออกแบบตรรกะดิจิทัลทั่วไปและสําหรับอุปกรณ์ที่ใช้ LAB โดยเฉพาะ การจัดการวิธีการรีเซ็ตตรรกะความล่าช้าของไปป์ไลน์และการสร้างสัญญาณซิงโครนัสที่เหมาะสมเป็นตัวอย่างของแนวทางการออกแบบดิจิทัลที่ดี แหล่งข้อมูลบางอย่างสําหรับการเรียนรู้แนวทางปฏิบัติในการเขียนโค้ด HDL ที่ดีมีดังต่อไปนี้
แหล่งข้อมูลสําหรับแนวทางสไตล์การเข้ารหัส HDL ที่ดี
คําอธิบาย | ทรัพยากร|
---|---|
หลักเกณฑ์ในการออกแบบความเร็วสูงที่ดี (ODSWTC01) | การฝึกอบรมออนไลน์ฟรี |
รูปแบบการเข้ารหัส HDL ที่แนะนํา | ส่วนในคู่มือผู้ใช้รุ่น®ควอตัส® ไพรม์โปร |
แนวทางการออกแบบที่แนะนํา | ส่วนในคู่มือผู้ใช้รุ่น®ควอตัส® ไพรม์โปร |
ตําราสังเคราะห์ขั้นสูง พร้อม ตัวอย่างการออกแบบ (ตําราอาหาร.zip) | PDF พร้อมตัวอย่างการออกแบบ |
ทรัพย์สินทางปัญญา
FPGAs ® Intel สนับสนุนกลุ่มทรัพย์สินทางปัญญา (IP) ขนาดใหญ่ที่ออกแบบมาโดยเฉพาะสําหรับใช้ใน FPGAs ® Intel IP แต่ละรายการมีแบบจําลองการจําลองสําหรับการตรวจสอบการออกแบบก่อนการใช้งานอุปกรณ์ ดูลิงก์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับแกน IP ที่มีอยู่และระบบนิเวศ IP ภายในซอฟต์แวร์ Intel® Quartus® Prime
ทรัพยากรทรัพย์สินทางปัญญา
คําอธิบาย | ทรัพยากร|
---|---|
พอร์ตโฟลิโอ IP ของ Intel® FPGA | ภาพรวมของพอร์ตโฟลิโอ IP ® Intel |
ความรู้เบื้องต้นเกี่ยวกับแกน IP ของ FPGA ® Intel | แคตตาล็อก IP และโปรแกรมแก้ไขพารามิเตอร์จัดการแกน IP ในซอฟต์แวร์® Quartus ® Prime ของ Intel อย่างไร |
Intel® ตัวค้นหา IP FPGA | รายการที่ครอบคลุมของ Intel® FPGA แกน IP |
นักออกแบบแพลตฟอร์ม
ดูบทนําสู่เว็บคาสต์ตัวออกแบบแพลตฟอร์ม
ตัวออกแบบแพลตฟอร์มเป็นเครื่องมือรวมระบบแบบกราฟิกที่ช่วยให้คุณรวมระบบส่วนประกอบที่ซับซ้อนได้อย่างรวดเร็ว
เมื่อใช้กรอบการเชื่อมต่อระหว่างมาตรฐาน (Avalon® หรือ AMBA* AXI *) คุณสามารถรวมทรัพย์สินทางปัญญาจากบุคคลที่สามจาก IP ขององค์กรของคุณเองหรือจากโมดูลกล่องดําที่ยังไม่ได้กําหนด แกน IP FPGA ® Intel ทั้งหมดเป็นไปตามข้อกําหนดอินเทอร์เฟซของนักออกแบบแพลตฟอร์ม.
นักออกแบบแพลตฟอร์มสร้าง HDL สําหรับการสร้างอินสแตนซ์ในส่วนที่เหลือของการออกแบบ FPGA ของคุณ
เอกสารตัวออกแบบแพลตฟอร์ม
คําอธิบาย | ทรัพยากร|
---|---|
การสร้างระบบด้วยนักออกแบบแพลตฟอร์ม | พื้นฐานของการใช้ตัวออกแบบแพลตฟอร์ม |
การสร้างส่วนประกอบของตัวออกแบบแพลตฟอร์ม | วิธีรวมส่วนประกอบทรัพย์สินทางปัญญา (IP) เพื่อใช้ในตัวออกแบบแพลตฟอร์ม |
เชื่อมต่อระหว่างนักออกแบบแพลตฟอร์ม | รายละเอียดเกี่ยวกับอินเทอร์เฟซที่แมปหน่วยความจําและการสตรีมที่มีอยู่ในมาตรฐานการเชื่อมต่อระหว่าง Avalon® และ AMBA* AXI* |
การเพิ่มประสิทธิภาพของระบบนักออกแบบแพลตฟอร์ม | การเพิ่มประสิทธิภาพท่อและจัดการกับอนุญาโตตุลาการรถบัสในระบบออกแบบแพลตฟอร์ม |
การอ้างอิง Tcl อินเทอร์เฟซคอมโพเนนต์ | การอ้างอิงอินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน (API) สําหรับการรวม IP เข้ากับระบบออกแบบแพลตฟอร์ม |
ส่วนประกอบการออกแบบระบบออกแบบแพลตฟอร์ม | คําอธิบายเกี่ยวกับส่วนประกอบการเชื่อมต่อระหว่างกันที่มีอยู่ในตัวออกแบบแพลตฟอร์ม |
หลักสูตรการฝึกอบรมนักออกแบบแพลตฟอร์ม (เดิมคือ Qsys)
หมายเลขหลักสูตร | ชนิด | ระยะเวลา | ของหลักสูตร |
---|---|---|---|
การสร้างการออกแบบระบบด้วย Qsys | 37 นาที | ฟรี, ออนไลน์ | OQSYSCREATE |
ความรู้เบื้องต้นเกี่ยวกับ Qsys | 26 นาที | ฟรี, ออนไลน์ | โอคิวซี่เอส1000 |
ความรู้เบื้องต้นเกี่ยวกับเครื่องมือการรวมระบบออกแบบแพลตฟอร์ม | 8 ชั่วโมง | ผู้สอนนํา | ไอคิวซี่S101 |
การออกแบบระบบด้วย Qsys Pro | 42 นาที | ฟรี, ออนไลน์ | โอคิวซี่สโปร |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การจําลองส่วนประกอบและระบบ | 28 นาที | ฟรี, ออนไลน์ | โออัคซิสซิม |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การเพิ่มประสิทธิภาพระบบ Qsys | 32 นาที | ฟรี, ออนไลน์ | โออัคไซซอปต์ |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ | 25 นาที | ฟรี, ออนไลน์ | โออัคซินซิน |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การใช้ลําดับชั้นในการออกแบบ Qsys | 22 นาที | ฟรี, ออนไลน์ | โออัคซีเชอร์ |
วิธีการใช้เครื่องมือการรวมระบบ Qsys ขั้นสูง | 8 ชั่วโมง | ผู้สอนนํา | ไอคิวซี่S102 |
การพัฒนา IP แบบกําหนดเองโดยใช้อินเทอร์เฟซ Avalon® และ AXI * | 113 นาที | ฟรี, ออนไลน์ | โอคิวซี่S3000 |
ตัวอย่างการออกแบบแพลตฟอร์ม
คําอธิบาย | ทรัพยากร|
---|---|
นักออกแบบแพลตฟอร์ม - ตัวอย่างการออกแบบ | ตัวอย่างการออกแบบที่ดาวน์โหลดได้ของเครื่องทดสอบหน่วยความจําที่ใช้ในตัวออกแบบแพลตฟอร์ม |
ตัวอย่างการออกแบบหน่วยความจํา AXI* | AMBA* อินเทอร์เฟซตัวแทน AXI * -3 บนคอมโพเนนต์หน่วยความจําที่กําหนดเองของ Verilog อย่างง่าย |
ตัวอย่างการจําลอง BFM: อินเทอร์เฟซสะพาน HPS AXI * ไปยังแกน FPGA | อินเทอร์เฟซระบบประมวลผลที่แข็ง (HPS) ไปยังบริดจ์ FPGA AXI * (h2f) |
คู่มือผู้ใช้ชุด IP การตรวจสอบ® Avalon (PDF) | บัสรุ่นการทํางาน (BFMs) เพื่อตรวจสอบแกน IP โดยใช้อินเทอร์เฟซ® Avalon |
ออกแบบแฟ้ม (.zip) | |
เมนเทอร์กราฟิก* AXI * ชุด IP การตรวจสอบ (PDF) | BFMs เพื่อตรวจสอบแกน IP โดยใช้อินเทอร์เฟซ AMBA* AXI* |
เอกสารไวท์เปเปอร์
คําอธิบาย | ทรัพยากร|
---|---|
การเปรียบเทียบแนวทางการรวม IP สําหรับการใช้งาน FPGA | กล่าวถึงความท้าทายในการเชื่อมต่อระหว่างกันในอุปกรณ์ FPGA ที่ซับซ้อน |
การนําประโยชน์ของเครือข่ายไปใช้กับสถาปัตยกรรมชิปกับการออกแบบระบบ FPGA | อธิบายข้อดีของเครือข่ายบนสถาปัตยกรรมชิป (NoC) ในการออกแบบระบบ FPGA ® Intel |
3. การจําลอง
ภาพรวมการจําลอง
ซอฟต์แวร์® Prime ® Intel รองรับการจําลองการออกแบบระดับ RTL และระดับประตูในเครื่องจําลอง EDA ที่รองรับ
การจําลองเกี่ยวข้องกับ:
- การตั้งค่าสภาพแวดล้อมการทํางานของโปรแกรมจําลองของคุณ
- กําลังรวบรวมไลบรารีแบบจําลองการจําลอง
- การเรียกใช้การจําลองของคุณ
ซอฟต์แวร์® Prime ® Intel Quartus รองรับการใช้โฟลว์การจําลองแบบสคริปต์เพื่อทําให้การประมวลผลการจําลองอัตโนมัติในสภาพแวดล้อมการจําลองที่คุณต้องการ
ในซอฟต์แวร์® Prime Standard Edition ® Quartus ของ Intel คุณมีตัวเลือกในการใช้การไหลของเครื่องมือ NativeLink ซึ่งทําให้การเปิดตัวโปรแกรมจําลองที่คุณเลือกเป็นไปโดยอัตโนมัติ
โฟลว์การจําลองแบบสคริปต์
การรวมโปรแกรมจําลอง HDL เข้ากับการไหลของเครื่องมือซอฟต์แวร์® Intel อธิบายไว้ในส่วนต่อไปนี้ของคู่มือผู้ใช้ซอฟต์แวร์®ควอตัส® Intel | คู่มือ:
- การจําลองการออกแบบ FPGA ® Intel (|รุ่นโปร รุ่นมาตรฐาน)
เมื่อใช้ตัวออกแบบแพลตฟอร์มเพื่อกําหนดค่าแกนและระบบ IP สคริปต์การตั้งค่าสภาพแวดล้อมการจําลองจะถูกสร้างขึ้นสําหรับเครื่องจําลอง EDA ที่รองรับ
เมื่อสร้างระบบตัวออกแบบแพลตฟอร์มหลายระบบคุณควรเรียกใช้ "สร้างสคริปต์การตั้งค่าตัวจําลองสําหรับ IP" เพื่อสร้างสคริปต์รวมสําหรับระบบของคุณในตัวออกแบบแพลตฟอร์ม
- การสร้างสคริปต์การตั้งค่าตัวจําลองรวม (|รุ่น Pro รุ่นมาตรฐาน)
คุณสามารถรวมสคริปต์การจําลองหลัก IP ที่สร้างขึ้นไว้ในสคริปต์การจําลองระดับบนสุดที่ควบคุมการจําลองการออกแบบทั้งหมดของคุณ หลังจากรันการจําลองการตั้งค่า IP ให้ใช้ข้อมูลต่อไปนี้เพื่อคัดลอกส่วนเท็มเพลตและแก้ไขเพื่อใช้ในไฟล์สคริปต์ระดับบนสุดใหม่
- อัลเด็ค แอคทีฟ-เอชดีแอล ( โปร เอดิชั่น | รุ่นมาตรฐาน )
- อัลเด็ค ริเวียร่า-โปร ( โปร เอดิชั่น | รุ่นมาตรฐาน )
- องค์กรแผลต่อมกต้อน ( รุ่นโปร | รุ่นมาตรฐาน )
- เมนเทอร์กราฟิก* รุ่นซิม * -Intel® FPGA Edition (มาพร้อมกับซอฟต์แวร์ Intel® Quartus® Prime) ( รุ่นโปร | รุ่นมาตรฐาน )
- เมนเทอร์กราฟฟิก* รุ่นSim* - PE ( รุ่นโปร | รุ่นมาตรฐาน )
- เมนเทอร์กราฟฟิก* รุ่นSim* - SE ( รุ่นโปร | รุ่นมาตรฐาน )
- เมนเทอร์กราฟฟิก* เควสตาซิม ( ฉบับโปร | รุ่นมาตรฐาน )
- Synopsys * VCS และ VCS MX (|รุ่นโปร รุ่นมาตรฐาน)
นอกจากนี้คุณยังสามารถดูวิดีโอต่อไปนี้เพื่อเป็นแนวทางในการตั้งค่าการจําลอง
โฟลว์การจําลองเนทีฟลิงค์
ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้ NativeLink วิธีนี้ช่วยให้คุณสามารถเปิดขั้นตอนทั้งหมดที่จําเป็นในการจําลองการออกแบบของคุณโดยอัตโนมัติหลังจากแก้ไขซอร์สโค้ดหรือ IP ของคุณ
คุณสมบัติ NativeLink รวมโปรแกรมจําลอง EDA ของคุณเข้ากับซอฟต์แวร์รุ่นมาตรฐาน® Intel Quartus® โดยทําให้เป็นอัตโนมัติ:
- การสร้างไฟล์เฉพาะเครื่องจําลองและสคริปต์การจําลอง
- การคอมไพล์ไลบรารีการจําลอง
- การเปิดตัวเครื่องจําลองของคุณโดยอัตโนมัติหลังจากการวิเคราะห์ซอฟต์แวร์ Intel® Quartus® Prime และการทําอย่างละเอียดการวิเคราะห์และการสังเคราะห์หรือหลังจากการรวบรวมเต็มรูปแบบ
ทรัพยากรสําหรับเซ็ตอัพการจําลองเนทีฟลิงค์
คําอธิบาย | ทรัพยากร|
---|---|
การใช้การจําลองเนทีฟลิงค์ | บทหนึ่งในคู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การจําลองของบุคคลที่สาม |
วิธีการตั้งค่าการจําลองเนทีฟลิงค์ | วิดีโอสั้น ๆ ที่แสดงให้เห็นถึงวิธีการตั้งค่า NativeLink สําหรับการออกแบบที่เรียบง่าย |
ทรัพยากรการจําลอง
ทรัพยากรการจําลอง
ซอฟต์แวร์รุ่นมาตรฐาน®®ควอตัส Intel รองรับการจําลอง EDA เหล่านี้:
- อัลเด็ค แอคทีฟ-เอชดีแอล
- อัลเด็ค ริเวียร่า-โปร
- องค์กรแผลต่อมกต
- เมนเทอร์กราฟิก* รุ่นซิม * -Intel FPGA (มาพร้อมกับ Intel®ควอตัส®ซอฟต์แวร์นายกรัฐมนตรี)
- เมนเทอร์กราฟฟิก* รุ่นซิม* - PE
- เมนเทอร์กราฟฟิก* รุ่นซิม* - SE
- เมนเทอร์กราฟฟิก* เควสสิม
- ซินลอปซีส* วีซีเอส และ วีซีเอส เอ็มเอ็กซ์
การรวมตัวจําลอง HDL เข้ากับการไหลของเครื่องมือซอฟต์แวร์®ควอตัส® Intel อธิบายไว้ในส่วน การจําลองการออกแบบ Intel FPGA ในคู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม
4. การสังเคราะห์
ภาพรวมการสังเคราะห์
ขั้นตอนการสังเคราะห์ตรรกะของขั้นตอนการออกแบบซอฟต์แวร์® Intel® Quartus จะใช้รหัสระดับการถ่ายโอนการลงทะเบียน (RTL) และสร้างเน็ตลิสต์ของแบบดั้งเดิมระดับล่าง (สุทธิสุทธิหลังการสังเคราะห์) จากนั้นเน็ตลิสต์หลังการสังเคราะห์จะถูกใช้เป็นข้อมูลป้อนเข้า Fitter ซึ่งจะวางและกําหนดเส้นทางการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II รวมถึงการสังเคราะห์แบบบูรณาการขั้นสูงและอินเทอร์เฟซกับเครื่องมือสังเคราะห์ของบุคคลที่สามอื่น ๆ ซอฟต์แวร์นี้ยังมีผู้ชม netlist แผนผังที่คุณสามารถใช้เพื่อวิเคราะห์โครงสร้างของการออกแบบและดูว่าซอฟต์แวร์ตีความการออกแบบของคุณอย่างไร
ผลลัพธ์การสังเคราะห์สามารถดูได้ด้วย ผู้ชม Quartus® Netlistทั้งหลังจากการทําอย่างละเอียด RTL และหลังการทําแผนที่เทคโนโลยี
เอกสารการสังเคราะห์
คําอธิบาย | ชื่อเรื่อง|
---|---|
การสังเคราะห์แบบบูรณาการควอตัสไพร์ม | เครื่องมือสังเคราะห์แบบบูรณาการซอฟต์แวร์ Quartus® Prime ของ Intel® สนับสนุนการสังเคราะห์ VHDL, Verilog, SystemVerilog และภาษาเริ่มต้นการออกแบบเฉพาะ FPGA ® Intel ดั้งเดิม |
การสนับสนุน Synplify | การไหลของเครื่องมือซอฟต์แวร์®ควอตัส® Prime ยังรองรับการสังเคราะห์ตรรกะ Synplicity Synplify และ Synplify Pro |
เมนเทอร์กราฟิก* การสนับสนุน RTL ที่แม่นยํา | การไหลของเครื่องมือซอฟต์แวร์® Prime ® Intel ยังรองรับการสังเคราะห์ RTL ที่มีความแม่นยําของ Mentor |
การฝึกอบรมและการสาธิตการสังเคราะห์
คําอธิบาย | ชื่อเรื่อง|
---|---|
การใช้ซอฟต์แวร์หลัก®ควอตัส: บทนํา (ODSW1100) | ทําความคุ้นเคยกับสภาพแวดล้อมการออกแบบซอฟต์แวร์® Prime ของ Quartus ขั้นพื้นฐาน คุณจะได้เรียนรู้เกี่ยวกับขั้นตอนการออกแบบ FPGA ขั้นพื้นฐานและวิธีการใช้ซอฟต์แวร์ Quartus® Prime ในโฟลว์ นี่คือหลักสูตรออนไลน์ 1.5 ชั่วโมง |
ชุดการออกแบบซอฟต์แวร์หลัก®ควอตัส: รากฐาน (มาตรฐาน) (ODSW1110) | เรียนรู้การใช้ซอฟต์แวร์ Quartus® Prime เพื่อพัฒนาการออกแบบ FPGA หรือ CPLD ตั้งแต่การออกแบบเริ่มต้นไปจนถึงการเขียนโปรแกรมอุปกรณ์ นี่คือหลักสูตรออนไลน์ 3.5 ชั่วโมง |
ชุดการออกแบบซอฟต์แวร์หลัก®ควอตัส: มูลนิธิ (IDSW110) | สร้างโครงการ ป้อนไฟล์การออกแบบ คอมไพล์ และกําหนดค่าอุปกรณ์ของคุณเพื่อดูการออกแบบที่ทํางานในระบบ ป้อนข้อจํากัดของเวลาและวิเคราะห์การออกแบบโดยใช้ตัววิเคราะห์การกําหนดเวลา ค้นพบวิธีที่อินเทอร์เฟซซอฟต์แวร์กับเครื่องมือ EDA ทั่วไปที่ใช้สําหรับการสังเคราะห์และการจําลอง นี่เป็นหลักสูตรที่นําโดยผู้สอน 8 ชั่วโมง |
การสังเคราะห์ระดับสูง
เครื่องมือสังเคราะห์ระดับสูง (HLS) ของ Intel ใช้คําอธิบายการออกแบบที่เขียนใน C ++ และสร้างรหัส RTL ที่ปรับให้เหมาะสมสําหรับ FPGAs ® Intel
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคอมไพเลอร์ HLS ® Intel รวมถึงเอกสาร ตัวอย่าง และหลักสูตรการฝึกอบรม ให้ดูที่หน้าการสนับสนุน HLS
เอกสาร HLS
คําอธิบาย | เอกสาร|
---|---|
คู่มือการเริ่มต้นใช้งาน HLS | แสดงวิธีการเริ่มต้นสภาพแวดล้อมคอมไพเลอร์การสังเคราะห์ระดับสูงของคุณ นอกจากนี้ยังมีตัวอย่างการออกแบบและบทช่วยสอนเพื่อสาธิตวิธีการใช้คอมไพเลอร์อย่างมีประสิทธิภาพ |
คู่มือผู้ใช้ HLS | ให้คําแนะนําเกี่ยวกับการสังเคราะห์ การตรวจสอบ และการจําลองแกน IP สําหรับผลิตภัณฑ์ FPGA ® Intel |
คู่มืออ้างอิง HLS | แสดงข้อมูลเกี่ยวกับขั้นตอนการออกแบบคอมโพเนนต์การสังเคราะห์ระดับสูง (HLS) รวมทั้งตัวเลือกคําสั่งและองค์ประกอบการเขียนโปรแกรมอื่นๆ ที่คุณสามารถใช้ในโค้ดคอมโพเนนต์ของคุณ |
คู่มือแนวทางปฏิบัติที่ดีที่สุดของ HLS | เสนอเคล็ดลับและคําแนะนําเกี่ยวกับวิธีการเพิ่มประสิทธิภาพการออกแบบส่วนประกอบของคุณโดยใช้ข้อมูลที่คอมไพเลอร์ HLS ให้ไว้ |

5. ฟิตเทอร์
ฟิตเตอร์ - รุ่นโปร
ด้วยซอฟต์แวร์® Prime Pro Edition ® Intel Fitter ทํางานในขั้นตอนที่สามารถควบคุมได้เป็นรายบุคคล คุณสามารถเพิ่มประสิทธิภาพแต่ละขั้นตอนโดยการเรียกใช้เพียงขั้นตอนของกระบวนการฟิตติ้งทําซ้ําเพื่อเพิ่มประสิทธิภาพขั้นตอนนั้น
ขั้นตอนการฟิต
การเพิ่มประสิทธิภาพส่วนเพิ่ม | ของขั้นตอนพอดี |
---|---|
แผน | หลังจากขั้นตอนนี้ คุณสามารถรันการวิเคราะห์เวลาหลังการวางแผนเพื่อตรวจสอบข้อจํากัดด้านเวลาและตรวจสอบความถูกต้องของหน้าต่างเวลาข้ามนาฬิกา ดูตําแหน่งและคุณสมบัติรอบนอกและดําเนินการวางแผนนาฬิกาสําหรับ Intel® Arria® 10 FPGA และ Intel®ไซโคลน® 10 การออกแบบ FPGA |
สถานที่แรก | หลังจากขั้นตอนนี้ Chip Planner สามารถแสดงตําแหน่งระดับสูงเริ่มต้นขององค์ประกอบการออกแบบ ใช้ข้อมูลนี้เพื่อเป็นแนวทางในการตัดสินใจวางแผนชั้นของคุณ สําหรับการออกแบบ FPGA ® Stratix® Intel คุณยังสามารถวางแผนนาฬิกาล่วงหน้าหลังจากรันขั้นตอนนี้ |
ที่ | หลังจากขั้นตอนนี้ให้ตรวจสอบทรัพยากรและการใช้ตรรกะในรายงานการรวบรวมและตรวจสอบตําแหน่งขององค์ประกอบการออกแบบใน Chip Planner |
เส้นทาง | หลังจากขั้นตอนนี้ให้ทําการตั้งค่าโดยละเอียดและหยุดการหยุดเวลาในตัววิเคราะห์เวลาและดูความแออัดของเส้นทางผ่าน Chip Planner |
ปรับเวลาใหม่ | หลังจากขั้นตอนนี้ให้ตรวจสอบผลลัพธ์การ Retiming ในรายงาน Fitter และแก้ไขข้อ จํากัด ใด ๆ ที่ จํากัด การเพิ่มประสิทธิภาพการ retiming เพิ่มเติม |
โดยค่าเริ่มต้น Fitter จะทํางานผ่านทุกขั้นตอน อย่างไรก็ตาม คุณสามารถวิเคราะห์ผลลัพธ์ของขั้นตอน Fitter เพื่อประเมินการออกแบบของคุณก่อนที่จะรันขั้นตอนถัดไป หรือก่อนที่จะเรียกใช้การคอมไพล์แบบเต็ม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการใช้ขั้นตอน Fitter เพื่อควบคุมคุณภาพของผลลัพธ์สําหรับการออกแบบของคุณ โปรดดูที่ส่วน เรียกใช้ Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition
คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อควบคุมระดับความพยายามของ Fitter สําหรับสิ่งต่าง ๆ เช่นการบรรจุการลงทะเบียนการลงทะเบียนการทําสําเนาและการผสานและระดับความพยายามโดยรวม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการสนทนาภายใต้ส่วน การอ้างอิงการตั้งค่า Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition
ฟิตเตอร์ - รุ่นมาตรฐาน
ในซอฟต์แวร์® Quartus® Prime Standard Edition คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อกํากับระดับความพยายามของ Fitter เช่นการบรรจุการลงทะเบียนการลงทะเบียนการทําสําเนาและการผสานและระดับความพยายามโดยรวม สําหรับรายการทั้งหมดของ การตั้งค่า Fitter ให้ดูที่ หน้าวิธีใช้การตั้งค่าคอมไพเลอร์
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter ให้ดูที่ การสนทนาภายใต้
- การลดเวลาการคอมไพล์ ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: คอมไพเลอร์
- ส่วนการปิดเวลาและการเพิ่มประสิทธิภาพ ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: การเพิ่มประสิทธิภาพการออกแบบ
6. การวิเคราะห์เวลา
ภาพรวมการวิเคราะห์เวลา
ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องเป็นไปตามการออกแบบเพื่อให้การทํางานได้อย่างถูกต้องและตรวจสอบเวลาที่มาถึงตามเวลาที่ต้องการเพื่อตรวจสอบเวลา
การวิเคราะห์เวลาเกี่ยวข้องกับแนวคิดพื้นฐานมากมาย: ส่วนโค้งแบบซิงโครนัส v. การมาถึงและเวลาที่ต้องการข้อกําหนดการตั้งค่าและการระงับ สิ่งเหล่านี้ถูกกําหนดไว้ในส่วน แนวคิดพื้นฐานการวิเคราะห์เวลา ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: เครื่องวิเคราะห์เวลา
ตัววิเคราะห์เวลาใช้ข้อจํากัดด้านเวลาของคุณและกําหนดความล่าช้าของเวลาจากผลลัพธ์ของการดําเนินการออกแบบของคุณของ Fitter ลงในอุปกรณ์เป้าหมาย
ตัววิเคราะห์เวลาต้องทํางานจากคําอธิบายที่ถูกต้องเกี่ยวกับข้อกําหนดด้านเวลาของคุณ ซึ่งแสดงเป็นข้อจํากัดด้านเวลา ส่วน การออกแบบที่ จํากัด ของคู่มือผู้ใช้รุ่นมาตรฐาน®ควอตัส® Intel: เครื่องวิเคราะห์เวลาอธิบายวิธีการเพิ่มข้อ จํากัด ของเวลาลงในไฟล์.sdc สําหรับการใช้งานโดยทั้ง Fitter และเครื่องวิเคราะห์เวลา
การปิดเวลาเป็นกระบวนการทําซ้ําของการกลั่นข้อ จํากัด ระยะเวลา ปรับพารามิเตอร์สําหรับการสังเคราะห์และ Fitter และจัดการรูปแบบเมล็ดพันธุ์ที่ฟิตขึ้น
ตัววิเคราะห์เวลา
เครื่องวิเคราะห์เวลาที่สําคัญของ Intel Quartus
ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime เป็นเครื่องมือวิเคราะห์เวลาสไตล์ ASIC ที่มีประสิทธิภาพซึ่งตรวจสอบประสิทธิภาพการกําหนดเวลาของตรรกะทั้งหมดในการออกแบบของคุณโดยใช้ข้อ จํากัด มาตรฐานอุตสาหกรรมการวิเคราะห์และวิธีการรายงาน ตัววิเคราะห์เวลาสามารถขับเคลื่อนจากส่วนติดต่อผู้ใช้แบบกราฟิกหรือจากอินเทอร์เฟซบรรทัดคําสั่งเพื่อจํากัด วิเคราะห์ และรายงานผลลัพธ์สําหรับเส้นทางการกําหนดเวลาทั้งหมดในการออกแบบของคุณ
คู่มือผู้ใช้ฉบับเต็มเกี่ยวกับเครื่องวิเคราะห์เวลาสามารถพบได้ในส่วน เรียกใช้ตัววิเคราะห์เวลา ของคู่มือผู้ใช้รุ่นมาตรฐาน® Intel Quartus: เครื่องวิเคราะห์เวลา
หากคุณยังใหม่กับการวิเคราะห์เวลาโปรดดูส่วน โฟลว์ที่แนะนําสําหรับผู้ใช้ครั้งแรก ของคู่มือผู้ใช้รุ่นมาตรฐาน® Intel quartus® Prime: เครื่องวิเคราะห์เวลา การทําเช่นนี้จะอธิบายลําดับการออกแบบแบบเต็มโดยใช้ข้อจํากัดพื้นฐาน
หลักสูตรการฝึกอบรมเครื่องวิเคราะห์เวลา
หมายเลขหลักสูตร | ชนิด | ระยะเวลา | ของหลักสูตร |
---|---|---|---|
ชุดการออกแบบซอฟต์แวร์ Intel Quartus Prime: การวิเคราะห์เวลา | 8 ชั่วโมง | ผู้บุกรุกนํา | ไอดีสW120 |
การวิเคราะห์เวลาขั้นสูงด้วย TimeQuest | 8 ชั่วโมง | ผู้สอนนํา | ไอดีสW125 |
ตัววิเคราะห์เวลา: ความรู้เบื้องต้นเกี่ยวกับการวิเคราะห์เวลา | 15 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1115 |
เครื่องวิเคราะห์เวลา: GUI เครื่องวิเคราะห์เวลา | 31 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1116 |
เครื่องวิเคราะห์เวลา: การรวมนายกรัฐมนตรีของ Intel Quartus & การรายงาน | 25 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1117 |
ตัววิเคราะห์เวลา: ข้อจํากัด SDC ที่จําเป็น | 34 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1118 |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ TimeQuest | 24 นาที | ออนไลน์, ฟรี | โอทิม1100 |
การปิดเวลา
หากตัววิเคราะห์เวลาพิจารณาว่าไม่ตรงตามข้อกําหนดเวลาของคุณการออกแบบจะต้องได้รับการปรับให้เหมาะสมสําหรับการกําหนดเวลาจนกว่าจะปิดความแตกต่างและตรงตามข้อกําหนดเวลาของคุณ
การปิดเวลาเกี่ยวข้องกับเทคนิคที่เป็นไปได้หลายประการ เทคนิคที่มีประสิทธิภาพมากที่สุดจะแตกต่างกันไปในแต่ละการออกแบบ บท ปิดและเพิ่มประสิทธิภาพเวลา ในคู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Intel Quartus Prime Pro Edition ให้คําแนะนําที่เป็นประโยชน์มากมายเกี่ยวกับกระบวนการปิดเวลา
มีหลักสูตรการฝึกอบรมเพิ่มเติมมากมายที่จะช่วยให้คุณเข้าใจวิธีการประเมินการออกแบบของคุณสําหรับเทคนิคการปิดเวลาที่เหมาะสม
หลักสูตรการฝึกอบรมการปิดเวลา
หมายเลขหลักสูตร | ชนิด | ระยะเวลา | ของหลักสูตร |
---|---|---|---|
การรวบรวมตามบล็อกที่เพิ่มขึ้นใน Intel® Quartus® ซอฟต์แวร์ Prime Pro: การปิดเวลาและเคล็ดลับ | 22 นาที | ออนไลน์, ฟรี | โอบีบีซี102 |
การประเมินการออกแบบสําหรับการปิดเวลา | 55 นาที | ออนไลน์, ฟรี | โอดีสวีทีซี02 |
แนวทางปฏิบัติในการออกแบบ HDL ที่ดีที่สุดสําหรับการปิดเวลา | 61 นาที | ออนไลน์, ฟรี | โอดีแอล1130 |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ TimeQuest | 24 นาที | ออนไลน์, ฟรี | โอทิม1100 |
การปิดเวลาด้วยซอฟต์แวร์ควอตัส® II | 8 ชั่วโมง | ผู้สอนนํา | ไอดีสW145 |
7. การเพิ่มประสิทธิภาพการออกแบบ
ภาพรวมการปรับการออกแบบให้เหมาะสม
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มีคุณสมบัติที่หลากหลายเพื่อช่วยให้คุณเพิ่มประสิทธิภาพการออกแบบของคุณสําหรับพื้นที่และเวลา ส่วนนี้มีแหล่งข้อมูลที่จะช่วยคุณในเทคนิคการเพิ่มประสิทธิภาพการออกแบบและเครื่องมือ
ซอฟต์แวร์® Prime และ Quartus® II ของ Intel® นําเสนอการเพิ่มประสิทธิภาพ netlist สังเคราะห์ทางกายภาพเพื่อเพิ่มประสิทธิภาพการออกแบบให้ไกลกว่ากระบวนการรวบรวมมาตรฐาน การสังเคราะห์ทางกายภาพช่วยปรับปรุงประสิทธิภาพของการออกแบบของคุณโดยไม่คํานึงถึงเครื่องมือสังเคราะห์ที่ใช้
เอกสารประกอบการสนับสนุนการเพิ่มประสิทธิภาพ
คําอธิบาย | ชื่อเรื่อง|
---|---|
การปรับพื้นที่และการกําหนดเวลาให้เหมาะสม | ส่วนคู่มือผู้ใช้นี้จะอธิบายวิธีการลดการใช้ทรัพยากร ลดเวลาในการคอมไพล์ และปรับปรุงประสิทธิภาพการกําหนดเวลาเมื่อออกแบบอุปกรณ์® Intel |
การวิเคราะห์และเพิ่มประสิทธิภาพแผนชั้นการออกแบบ | ส่วนคู่มือผู้ใช้นี้จะอธิบายวิธีการใช้ Chip Planner เพื่อวิเคราะห์และเพิ่มประสิทธิภาพแผนผังสําหรับการออกแบบของคุณ บทนี้ยังอธิบายถึงวิธีการใช้ลอจิกล็อคภูมิภาคเพื่อควบคุมตําแหน่งการจัดวาง |
การจัดการการเปลี่ยนแปลงทางวิศวกรรมด้วยตัววางแผนชิป | ส่วนคู่มือผู้ใช้นี้จะอธิบายวิธีการใช้ Chip Planner เพื่อใช้คําสั่งเปลี่ยนแปลงทางวิศวกรรม (ECOs) สําหรับอุปกรณ์ที่รองรับ |
การเพิ่มประสิทธิภาพ Netlist และการสังเคราะห์ทางกายภาพ | ส่วนคู่มือผู้ใช้นี้จะอธิบายว่าการเพิ่มประสิทธิภาพเน็ตลิสต์และการสังเคราะห์ทางกายภาพใน Intel® Quartus® Prime สามารถปรับเปลี่ยนเน็ตลิสต์ของการออกแบบของคุณและช่วยปรับปรุงคุณภาพของผลลัพธ์ของคุณได้อย่างไร |
ศูนย์ทรัพยากรการคอมไพล์แบบเพิ่มหน่วย | เว็บเพจของศูนย์ทรัพยากรนี้แสดงวิธีที่คุณสามารถใช้การคอมไพล์แบบเพิ่มหน่วยเพื่อลดเวลาในการคอมไพล์และรักษาผลลัพธ์ในระหว่างการปรับให้เหมาะสมที่สุด |
หลักสูตรการฝึกอบรมการเพิ่มประสิทธิภาพการออกแบบ
หมายเลขหลักสูตร | ชนิด | ระยะเวลา | ของหลักสูตร |
---|---|---|---|
การใช้ Intel® ซอฟต์แวร์® Prime Pro: ตัววางแผนชิป | 29 นาที | ออนไลน์, ฟรี | โอโพรชิพลัน |
การใช้ตัวสํารวจพื้นที่ออกแบบ | 21 นาที | ออนไลน์, ฟรี | โอดีเซ่ |
การปิดเวลาโดยใช้การรายงานแบบกําหนดเองของ Timequest | 24 นาที | ออนไลน์, ฟรี | โอทิม1100 |
แนวทางปฏิบัติในการออกแบบ HDL ที่ดีที่สุดสําหรับการปิดเวลา | 1 ชั่วโมง | ออนไลน์, ฟรี | โอดีแอล1130 |
เครื่องมือเพิ่มประสิทธิภาพการออกแบบ
ซอฟต์แวร์ Intel® Quartus® Prime มีเครื่องมือที่นําเสนอการออกแบบของคุณในรูปแบบภาพ เครื่องมือเหล่านี้ช่วยให้คุณสามารถวินิจฉัยพื้นที่ที่มีปัญหาในการออกแบบของคุณในแง่ของความไร้ประสิทธิภาพทางตรรกะหรือทางกายภาพ
- คุณสามารถใช้ Netlist Viewers เพื่อดูการแสดงแผนผังของการออกแบบของคุณในหลายขั้นตอนในกระบวนการดําเนินการ: ก่อนการสังเคราะห์หลังจากการสังเคราะห์และหลังสถานที่และเส้นทาง สิ่งนี้ช่วยให้คุณสามารถยืนยันความตั้งใจในการออกแบบของคุณในแต่ละขั้นตอน
- ตัววางแผนพาร์ติชันการออกแบบช่วยให้คุณเห็นภาพและแก้ไขรูปแบบการแบ่งพาร์ติชันของการออกแบบโดยการแสดงข้อมูลเวลาความหนาแน่นของการเชื่อมต่อสัมพัทธ์และการจัดวางพาร์ติชันทางกายภาพ คุณสามารถค้นหาพาร์ติชันในตัวแสดงอื่น หรือปรับเปลี่ยนหรือลบพาร์ติชันได้
- ด้วย Chip Plannerคุณสามารถกําหนดแผนชั้นทําการวิเคราะห์พลังงานและแสดงภาพเส้นทางที่สําคัญและความแออัดของเส้นทาง ตัววางแผนพาร์ติชันการออกแบบและตัววางแผนชิปช่วยให้คุณสามารถแบ่งพาร์ติชันและจัดเค้าโครงการออกแบบของคุณได้ในระดับที่สูงขึ้น
- Design Space Explorer II (DSE) ทําการค้นหาการตั้งค่าที่ให้ผลลัพธ์ที่ดีที่สุดในการออกแบบแต่ละแบบโดยอัตโนมัติ DSE สํารวจพื้นที่การออกแบบของคุณใช้เทคนิคการเพิ่มประสิทธิภาพต่างๆและวิเคราะห์ผลลัพธ์เพื่อช่วยให้คุณค้นพบการตั้งค่าที่ดีที่สุดสําหรับการออกแบบของคุณ
การใช้เครื่องมือเหล่านี้สามารถช่วยคุณเพิ่มประสิทธิภาพการใช้งานอุปกรณ์
ผู้ชมเน็ตลิสต์
ผู้ชมเน็ตลิสต์ซอฟต์แวร์®® Quartus Prime ของ Intel ให้วิธีที่มีประสิทธิภาพในการดูการออกแบบของคุณในหลายขั้นตอน การตรวจสอบข้ามเป็นไปได้ด้วยมุมมองการออกแบบอื่น ๆ : คุณสามารถเลือกรายการและไฮไลต์ในหน้าต่างตัววางแผนชิปและออกแบบโปรแกรมดูไฟล์
- ตัวแสดง RTLแสดงตรรกะและการเชื่อมต่อที่อนุมานโดยซินธิไซเซอร์หลังจากการทําอย่างละเอียดของลําดับชั้นและบล็อกตรรกะที่สําคัญ คุณสามารถใช้ RTL Viewer เพื่อตรวจสอบการออกแบบของคุณด้วยสายตาก่อนการจําลองหรือกระบวนการตรวจสอบอื่นๆ
- ตัวแสดงแผนที่เทคโนโลยี (หลังการทําแผนที่)สามารถช่วยคุณค้นหาโหนดในรายการสุทธิของคุณหลังจากการสังเคราะห์ แต่ก่อนสถานที่และเส้นทาง
- ตัวแสดงแผนที่เทคโนโลยี (หลังฟิตติ้ง) จะแสดงรายชื่อสุทธิหลังสถานที่และเส้นทาง สิ่งนี้อาจแตกต่างจากรายการสุทธิหลังการแมปเนื่องจาก fitter อาจเพิ่มประสิทธิภาพเพื่อให้เป็นไปตามข้อ จํากัด ในระหว่างการเพิ่มประสิทธิภาพทางกายภาพ
ตัวแสดง RTL จะแสดงตรรกะที่อนุมานโดยเครื่องมือสังเคราะห์หลังจากการทําอย่างละเอียดของลําดับชั้นและบล็อกการทํางานที่สําคัญ
ตัวแสดงแผนที่เทคโนโลยีแสดงตรรกะหลังจากการสังเคราะห์ ("มุมมองโพสต์แผนที่") หรือหลังการจัดวางและการกําหนดเส้นทาง ("มุมมองโพสต์พอดี")
ผู้ชมเน็ตลิสต์และเครื่องสถานะ จํากัด
ดูการสาธิตของซอฟต์แวร์® Quartus Netlist Viewer และโปรแกรมดูเครื่องสถานะ จํากัด ในวิดีโอด้านล่าง
Intel® Quartus® ผู้ชมรายการหลัก: เครื่องมือที่ช่วยวิเคราะห์และดีบักการออกแบบของคุณ (ตอนที่ 1)
ตัวแสดง® Prime RTL และ Viewer ของ State Machine ® Intel ให้วิธีที่มีประสิทธิภาพในการดูผลลัพธ์การสังเคราะห์เริ่มต้นและแมปทั้งหมดของคุณในระหว่างกระบวนการป้อนข้อมูลการดีบักการเพิ่มประสิทธิภาพและข้อ จํากัด
Intel® Quartus® ผู้ชมรายการหลัก: เครื่องมือที่ช่วยวิเคราะห์และดีบักการออกแบบของคุณ (ตอนที่ 2)
ตัวแสดง® Prime RTL และ Viewer ของ State Machine ® Intel ให้วิธีที่มีประสิทธิภาพในการดูผลลัพธ์การสังเคราะห์เริ่มต้นและแมปทั้งหมดของคุณในระหว่างกระบวนการป้อนข้อมูลการดีบักการเพิ่มประสิทธิภาพและข้อ จํากัด
แหล่งข้อมูลของผู้ชมเน็ตลิสต์
คําอธิบาย | ทรัพยากร|
---|---|
การปรับรายการสุทธิการออกแบบให้เหมาะสม | ส่วนในคู่มือผู้ใช้ฉบับมาตรฐาน®ควอตัส®: การเพิ่มประสิทธิภาพการออกแบบซึ่งครอบคลุมการใช้ผู้ชม Netlist |
ตัววางแผนชิป
การวิเคราะห์แผนผังชั้นการออกแบบช่วยในการปิดเวลาและรับประกันประสิทธิภาพที่ดีที่สุดในการออกแบบที่ซับซ้อนสูง ตัววางแผนชิปในซอฟต์แวร์® Prime ® Quartus ของ Intel ช่วยให้คุณปิดเวลาได้อย่างรวดเร็วในการออกแบบของคุณ คุณสามารถใช้ตัววางแผนชิปร่วมกับภูมิภาคล็อคตรรกะเพื่อรวบรวมการออกแบบของคุณตามลําดับชั้นและช่วยในการวางแผนพื้น นอกจากนี้ ให้ใช้พาร์ติชันเพื่อรักษาผลลัพธ์การจัดวางและการกําหนดเส้นทางจากการทํางานการคอมไพล์แต่ละรายการ
คุณสามารถทําการวิเคราะห์การออกแบบรวมทั้งสร้างและเพิ่มประสิทธิภาพแผนการออกแบบด้วย Chip Planner เมื่อต้องการกําหนด I/O ให้ใช้ตัววางแผนพิน
ทรัพยากรตัววางแผนชิป
คําอธิบาย | ชนิดทรัพยากร||
---|---|---|
การวิเคราะห์และเพิ่มประสิทธิภาพแผนชั้นการออกแบบ | คู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: บทฉบับ®ควอตัส® ไพรม์โปร | เอกสารหลักสําหรับการออกแบบแปลนพื้นและตัววางแผนชิป |
วิดีโอแนะนําตัววางแผนชิป (ตอนที่ 1 จาก 2) | วิดีโอ E2E | บทช่วยสอนเกี่ยวกับการวางแผนชิป: เส้นทางเวลาอ้างอิงไขว้, Fan-in, Fan-out, ความล่าช้าในการกําหนดเส้นทางและภูมิภาคนาฬิกา |
วิดีโอการเรียนการสอนของนักวางแผนชิป (ตอนที่ 2 จาก 2) | วิดีโอ E2E | บทช่วยสอนเกี่ยวกับการวางแผนชิป: การใช้การกําหนดเส้นทางการค้นหาองค์ประกอบการออกแบบและภูมิภาคล็อคตรรกะ |
การเปลี่ยนแปลง ECO โดยใช้ตัววางแผนชิปควอตัส Intel FPGA และตัวแก้ไขคุณสมบัติทรัพยากร (ส่วนที่ 1 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลงคําสั่งการเปลี่ยนแปลงทางวิศวกรรมขนาดเล็ก (ECO) ล่าช้าโดยใช้ Chip Planner |
การเปลี่ยนแปลง ECO โดยใช้ตัววางแผนชิปควอตัส Intel FPGA และตัวแก้ไขคุณสมบัติทรัพยากร (ส่วนที่ 2 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลง ECO ขนาดเล็กที่ล่าช้าโดยใช้ตัววางแผนชิป |
การเปลี่ยนแปลง ECO โดยใช้ตัววางแผนชิปควอตัส Intel FPGA และตัวแก้ไขทรัพย์สินทรัพยากร (ส่วนที่ 3 จาก 3) | วิดีโอ E2E | การเปลี่ยนแปลง ECO ขนาดเล็กที่ล่าช้าโดยใช้ตัววางแผนชิป |
วิธีติดตามการกําหนดเส้นทางท้องถิ่นของนาฬิกาที่กู้คืน CDR จากช่องรับส่งสัญญาณไปยังพิน I / O โดยใช้ตัววิเคราะห์เวลาและตัววางแผนชิป | วิดีโอ E2E | ตัวอย่างของวิธีการใช้ตัววางแผนชิปกับเครื่องวิเคราะห์เวลา |
ออกแบบตัวสํารวจพื้นที่ II
Design Space Explorer II (DSE) ช่วยให้คุณสามารถสํารวจพารามิเตอร์ต่างๆ ที่มีอยู่สําหรับการคอมไพล์การออกแบบ
คุณสามารถใช้ DSE เพื่อจัดการการคอมไพล์หลายรายการด้วยพารามิเตอร์ที่แตกต่างกันเพื่อค้นหาชุดพารามิเตอร์ที่ดีที่สุดที่ช่วยให้คุณบรรลุการปิดเวลา
ออกแบบทรัพยากรตัวสํารวจพื้นที่ II
คําอธิบาย | ทรัพยากร|
---|---|
การปรับให้เหมาะสมด้วย Design Space Explorer II | คู่มือเริ่มต้นใช้งาน: Intel® ควอตัส® รุ่นไพร์มโปร |
ตัวอย่างการออกแบบตัวสํารวจพื้นที่ (DSE) | ตัวอย่างของการสํารวจพื้นที่การออกแบบ |
การใช้ตัวสํารวจพื้นที่การออกแบบ (ODSE) | การฝึกอบรมออนไลน์ฟรี 21 นาที |
8. การดีบักบนชิป
ภาพรวมการดีบักบนชิป
เมื่อ FPGA เพิ่มประสิทธิภาพขนาดและความซับซ้อนกระบวนการตรวจสอบอาจกลายเป็นส่วนสําคัญของวงจรการออกแบบ FPGA เพื่อบรรเทาความซับซ้อนของกระบวนการตรวจสอบ Intel มีพอร์ตโฟลิโอของเครื่องมือการดีบักบนชิป เครื่องมือการดีบักบนชิปช่วยให้สามารถจับภาพโหนดภายในในการออกแบบของคุณแบบเรียลไทม์เพื่อช่วยให้คุณตรวจสอบการออกแบบของคุณได้อย่างรวดเร็วโดยไม่ต้องใช้อุปกรณ์ภายนอกเช่นเครื่องวิเคราะห์ตรรกะแบบตั้งม้านั่งหรือเครื่องวิเคราะห์โปรโตคอล สิ่งนี้สามารถบรรเทาจํานวนพินที่จําเป็นสําหรับการตรวจสอบสัญญาณระดับบอร์ด สําหรับคําแนะนําเกี่ยวกับเครื่องมือทั้งหมดในพอร์ตโฟลิโอดีบัก โปรดดูที่ส่วน เครื่องมือการดีบักระบบ ในคู่มือผู้ใช้เครื่องมือดีบัก: Intel® Quartus® Prime Pro Edition
- คอนโซลระบบ - การใช้ล่าม Tcl คอนโซลระบบนําเสนออินเทอร์เฟซแบบสคริปต์ระหว่างเวิร์กสเตชันและส่วนประกอบของตัวออกแบบแพลตฟอร์มบนอุปกรณ์ของคุณ
- ชุดเครื่องมือรับส่งสัญญาณ - ทดสอบและปรับแต่งคุณภาพสัญญาณเชื่อมโยงตัวรับส่งสัญญาณ
- ตัววิเคราะห์ตรรกะการแตะสัญญาณ - ใช้ทรัพยากร FPGA ภายในเครื่องเพื่อสุ่มตัวอย่างโหนดทดสอบและแสดงผลข้อมูลผ่านการแสดงรูปคลื่นกราฟิกใน GUI ซอฟต์แวร์ Intel Quartus Prime
- โพรบสัญญาณ - กําหนดเส้นทางสัญญาณภายในไปยังหมุด I/O เพื่อเพิ่มเส้นทางสําหรับการตรวจสอบ
- อินเทอร์เฟซตัววิเคราะห์ตรรกะ - มัลติเพล็กซ์ชุดสัญญาณไปยังพิน I / O สํารองจํานวนเล็กน้อยสําหรับการตรวจสอบ
- แหล่งข้อมูลและโพรบในระบบ - ไดรฟ์และค่าตรรกะตัวอย่างโดยใช้ JTAG
- ตัวแก้ไขเนื้อหาหน่วยความจําในระบบ - แสดงและแก้ไขหน่วยความจําบนชิป
- อินเทอร์เฟซ JTAG เสมือน - อนุญาตให้สื่อสารกับอินเทอร์เฟซ JTAG
การดีบักหน่วยความจําภายนอกได้รับการอํานวยความสะดวกโดยชุดเครื่องมืออินเทอร์เฟซหน่วยความจํา Extermalซึ่งมีรายละเอียดในศูนย์สนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก
ชุดเครื่องมือรับส่งสัญญาณมีสิ่งอํานวยความสะดวกมากมายในการตรวจสอบคุณภาพและประสิทธิภาพของสัญญาณรับส่งสัญญาณ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับชุดเครื่องมือนี้ ให้ดูที่หน้า ผลิตภัณฑ์ชุดเครื่องมือรับส่งสัญญาณ
ตัวอย่างการดีบักบนชิป
ตัวอย่างการออกแบบดีบักบนชิป
ต่อไปนี้เป็นตัวอย่างบางส่วนที่จะช่วยคุณใช้ประโยชน์จากคุณลักษณะที่มีอยู่สําหรับสถานการณ์ดีบักทั่วไป
- ตัวอย่างการออกแบบการไหลทริกเกอร์แบบทริกเกอร์แบบ StateTap II ของตัววิเคราะห์ตรรกะ ›
- ตัวอย่างแหล่งข้อมูลและโพรบในระบบ ›
- ตัวอย่างชุดเครื่องมือรับส่งสัญญาณสําหรับ Stratix® V GX, Arria® V GX / GT, พายุไซโคลน® V GX / GT และ Stratix® อุปกรณ์ IV GX / GT ›
- ตัวอย่างการออกแบบคอนโซลระบบ (.qar Quartus®รูปแบบการเก็บถาวรซอฟต์แวร์)
การดีบักบนชิป - หลักสูตรการฝึกอบรม
หลักสูตรการฝึกอบรมการดีบักแบบออนชิป
หมายเลขหลักสูตร | ชนิด | ระยะเวลา | ของหลักสูตร |
---|---|---|---|
ตัววิเคราะห์ตรรกะ SignalTap II: บทนํา & การเริ่มต้นใช้งาน | 35 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1164 |
ตัววิเคราะห์ตรรกะ SignalTap II: เงื่อนไขทริกเกอร์พื้นฐานและการกําหนดค่า | 28 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1171 |
ตัววิเคราะห์ตรรกะ SignalTap II: ตัวเลือกทริกเกอร์การคอมไพล์และการเขียนโปรแกรมอุปกรณ์ | 28 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1172 |
ตัววิเคราะห์ตรรกะ SignalTap II: การเก็บข้อมูล & | 30 นาที | ออนไลน์, ฟรี | โอดีสดับบลิว1173 |
เครื่องมือดีบักซอฟต์แวร์® ควอตัส | 8 ชั่วโมง | ผู้สอนนํา | ไอดีสW135 |
การดีบักและการสื่อสารกับ FPGA โดยใช้ MegaFUNCTION JTAG เสมือน | 38 นาที | ออนไลน์, ฟรี | อฟเจแท็ก1110 |
การดีบักความสมบูรณ์ของห่วงโซ่ JTAG | 32 นาที | ออนไลน์, ฟรี | โอดีเจแท็ก1110 |
การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําใน Arria® 10 อุปกรณ์ | 32 นาที | ออนไลน์, ฟรี | โอเมะม1124 |
คอนโซลระบบ | 29 นาที | ออนไลน์, ฟรี | OEMB1117 |
การออกแบบระบบขั้นสูงโดยใช้ Qsys: การตรวจสอบระบบด้วยคอนโซลระบบ | 25 นาที | ออนไลน์, ฟรี | โออัคซินซิน |
การดีบักบนชิป - ทรัพยากรอื่น ๆ
ดีบักบนชิป - ทรัพยากรอื่น ๆ
คําอธิบาย | ทรัพยากร|
---|---|
Intel® FPGA เสมือน JTAG (Intel® FPGA_virtual_jtag) คู่มือผู้ใช้หลัก IP (PDF) | IP FPGA® ® FPGA_virtual_jtag Intel สื่อสารผ่านพอร์ต JTAG ช่วยให้คุณสามารถพัฒนาโซลูชันการดีบักที่กําหนดเองได้ |
A 323: การใช้เครื่องวิเคราะห์ตรรกะแบบฝังตัว SignalTap II ในระบบสร้าง SOPC (PDF) |
การใช้ SignalTap เพื่อตรวจสอบสัญญาณที่อยู่ในโมดูลระบบที่สร้างขึ้นโดยนักออกแบบแพลตฟอร์ม |
A 446: การดีบักระบบ Nios® II ด้วยตัววิเคราะห์ตรรกะ SignalTap II (PDF) | หมายเหตุการใช้งานนี้จะตรวจสอบการใช้ปลั๊กอิน Nios® II ภายในตัววิเคราะห์ตรรกะ Signal Tap และนําเสนอความสามารถตัวเลือกการกําหนดค่าและโหมดการใช้งานสําหรับปลั๊กอิน |
AN 799: การดีบักอย่างรวดเร็วของ Intel® Arria® 10 การออกแบบโดยใช้โพรบสัญญาณและการคอมไพล์อย่างรวดเร็ว | เข้าถึงสัญญาณภายในที่มีผลกระทบน้อยที่สุดต่อการออกแบบของคุณ |
หัวข้อขั้นสูง
โฟลว์การออกแบบแบบบล็อก
ซอฟต์แวร์การออกแบบ® Prime Pro Edition ® Intel นําเสนอขั้นตอนการออกแบบตามบล็อก มีสองประเภทคือโฟลว์การรวบรวมและการนําบล็อกการออกแบบกลับมาใช้ใหม่แบบบล็อกที่เพิ่มขึ้นซึ่งช่วยให้ทีมพัฒนาที่มีความหลากหลายทางภูมิศาสตร์ของคุณทํางานร่วมกันในการออกแบบ
การคอมไพล์แบบบล็อกแบบเพิ่มหน่วย กําลังรักษาหรือล้างพาร์ติชันภายในโครงการ สิ่งนี้ทํางานร่วมกับพาร์ติชันหลักและไม่จําเป็นต้องมีไฟล์เพิ่มเติมหรือการวางแผนพื้น พาร์ติชันสามารถล้างเก็บรักษาไว้ที่แหล่งที่มาการสังเคราะห์และสแนปช็อตสุดท้าย
ลําดับ การนําบล็อกการออกแบบกลับมาใช้ ใหม่ช่วยให้คุณสามารถนําบล็อกของการออกแบบในโครงการอื่นมาใช้ใหม่ได้ด้วยการสร้าง รักษา และส่งออกพาร์ติชัน ด้วยคุณสมบัตินี้คุณสามารถคาดหวังว่าจะมีโมดูลปิดเวลาระหว่างทีมต่างๆ
ทรัพยากรการออกแบบแบบบล็อก
- ส่วนโฟลว์การออกแบบแบบบล็อกในคู่มือผู้ใช้รุ่น®ควอตัส® Prime Pro
- บทช่วยสอน: Intel® FPGA บล็อกการออกแบบไหลนํากลับมาใช้ใหม่ (Intel® Arria® 10 GX, Intel® ควอตัส® ซอฟต์แวร์นายกรัฐมนตรี v17.1) ›
- แฟ้มงานออกแบบ (.zip) ›
- การฝึกอบรม: ออกแบบบล็อกนํามาใช้ใหม่ (OBBDR100) ›
- การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 1 จาก 3) (OIBBC100) ›
- การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 2 จาก 3) (OIBBC101) ›
- การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 3 จาก 3) (OIBBC102) ›
คอมไพล์ใหม่อย่างรวดเร็ว
Rapid Recompile ช่วยให้สามารถนําการสังเคราะห์ก่อนหน้านี้กลับมาใช้ใหม่และผลลัพธ์ที่พอดีเมื่อเป็นไปได้และไม่ประมวลผลบล็อกการออกแบบที่ไม่เปลี่ยนแปลง Rapid Recompile สามารถลดเวลาในการรวบรวมทั้งหมดหลังจากทําการเปลี่ยนแปลงการออกแบบขนาดเล็ก Rapid Recompile รองรับการเปลี่ยนแปลง ECO ที่ใช้งานได้บน HDL และช่วยให้คุณสามารถลดเวลาในการคอมไพล์ของคุณในขณะที่รักษาประสิทธิภาพของตรรกะที่ไม่เปลี่ยนแปลง
คอมไพล์ใหม่อย่างรวดเร็ว - ทรัพยากรสนับสนุน
คําอธิบาย | ทรัพยากร|
---|---|
วิ่งใหม่อย่างรวดเร็ว | ส่วนคอมไพล์อย่างรวดเร็วในเล่มที่ 2 ของคู่มือ® Intel® Quartus ® Prime Pro Edition |
A 799: Intel ด่วน® Arria® 10 การออกแบบการดีบักโดยใช้โพรบสัญญาณและคอมไพล์ใหม่อย่างรวดเร็ว (PDF) | หมายเหตุการใช้งานที่แสดงให้เห็นว่า Rapid Recompile ช่วยลดเวลาในการคอมไพล์สําหรับการเปลี่ยนแปลงเล็กน้อยได้อย่างไร |
การกําหนดค่าใหม่บางส่วน
การกําหนดค่าใหม่บางส่วน (PR) ช่วยให้คุณสามารถกําหนดค่าบางส่วนของ FPGA แบบไดนามิกในขณะที่การออกแบบ FPGA ที่เหลือยังคงทํางานต่อไป
คุณสามารถสร้างบุคคลหลายคนสําหรับภูมิภาคของอุปกรณ์ของคุณและกําหนดค่าภูมิภาคนั้นใหม่โดยไม่ส่งผลกระทบต่อการดําเนินงานในพื้นที่นอกบุคคลนั้น
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าใหม่บางส่วน ให้ดูที่หน้า การกําหนดค่าใหม่บางส่วน
เขียน สคริปต์
ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II รวมถึงการสนับสนุนการเขียนสคริปต์ที่ครอบคลุมสําหรับโฟลว์การออกแบบสคริปต์บรรทัดคําสั่งและเครื่องมือ (Tcl) แยกไฟล์ปฏิบัติการสําหรับแต่ละขั้นตอนของขั้นตอนการออกแบบซอฟต์แวร์เช่นการสังเคราะห์การปรับให้เหมาะสมและการวิเคราะห์เวลารวมถึงตัวเลือกสําหรับการตั้งค่าทั่วไปและการทํางานทั่วไป อินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชันสคริปต์ Tcl (API) ประกอบด้วยคําสั่งที่ครอบคลุมฟังก์ชันพื้นฐานถึงขั้นสูง
การเขียนสคริปต์บรรทัดคําสั่ง
คุณสามารถใช้ไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์® Quartus® Prime หรือ Quartus® II ในไฟล์แบทช์สคริปต์เชลล์ไฟล์และสคริปต์อื่น ๆ ตัวอย่างเช่น ใช้คําสั่งต่อไปนี้เพื่อคอมไพล์โครงการที่มีอยู่
$ quartus_sh --การคอมไพล์โฟลว์
การเขียนสคริปต์ Tcl
ใช้ Tcl API สําหรับงานใดๆ ต่อไปนี้:
- การสร้างและการจัดการโครงการ
- การมอบหมาย
- การรวบรวมการออกแบบ
- กําลังแยกข้อมูลรายงาน
- ทําการวิเคราะห์เวลา
คุณสามารถเริ่มต้นด้วยตัวอย่างบางส่วนในหน้าเว็บตัวอย่างซอฟต์แวร์® II ของ Quartus แหล่งข้อมูลอื่น ๆ อีกมากมายแสดงอยู่ด้านล่าง
ทรัพยากรการเขียนสคริปต์
คําอธิบาย | ทรัพยากร|
---|---|
คู่มืออ้างอิงการเขียนสคริปต์ควอตัส® II | ครอบคลุมทั้งไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์®ควอตัสและแพ็คเกจ Tcl และคําสั่งจากภายในเชลล์ซอฟต์แวร์®ควอตัส |
คู่มืออ้างอิงไฟล์การตั้งค่ารุ่นมาตรฐาน®ควอตัส | ครอบคลุมการตั้งค่าพารามิเตอร์ที่พบในไฟล์การตั้งค่าซอฟต์แวร์ควอตัส® (.qsf) |
การเขียนสคริปต์บรรทัดคําสั่ง | ส่วนหนึ่งของคู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน |
ตัวอย่างควอตัส® II Tcl | เว็บเพจที่มีตัวอย่างสคริปต์ Tcl ที่มีประโยชน์หลายตัวอย่าง |
การเขียนสคริปต์บรรทัดคําสั่ง (ODSW1197) | การฝึกอบรมออนไลน์ที่นําเสนอความสามารถในการเขียนสคริปต์บรรทัดคําสั่งในซอฟต์แวร์® Intel® Quartus (30 นาที) |
ความรู้เบื้องต้นเกี่ยวกับ Tcl (ODSW1180) | บทนําสู่ไวยากรณ์การเขียนสคริปต์ Tcl |
การเขียนสคริปต์ Tcl ซอฟต์แวร์ควอตัส® II (ODSW1190) | ความสามารถในการเขียนสคริปต์ Tcl ในซอฟต์แวร์ควอตัส® II |
OpenCL และโลโก้ OpenCL เป็นเครื่องหมายการค้าของ Apple Inc. ที่ใช้โดยได้รับอนุญาตจาก Khronos
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้