ศูนย์สนับสนุนซอฟต์แวร์การออกแบบ Quartus® Prime

เริ่มต้นใช้งาน

ชุดซอฟต์แวร์การออกแบบ Quartus® Prime ครอบคลุมเครื่องมือการออกแบบซอฟต์แวร์ทั้งหมดที่จําเป็นเพื่อนํา FPGA ของคุณจากแนวคิดไปสู่การผลิต หัวข้อต่างๆ ในหน้าเว็บนี้จะแนะนําคุณเกี่ยวกับคุณสมบัติซอฟต์แวร์ Quartus® Prime ทั้งหมด เลือกพื้นที่ที่คุณสนใจและไปยังทรัพยากรเฉพาะที่คุณต้องการในขั้นตอนการออกแบบ Quartus® Prime

• คู่มือการเริ่มต้นใช้งานฉบับย่อสําหรับซอฟต์แวร์ Quartus® Prime
  • คําแนะนําโดยย่อเกี่ยวกับวิธีการตั้งค่าโครงการ คอมไพล์ ทําการวิเคราะห์การกําหนดเวลา และเขียนโปรแกรมอุปกรณ์ FPGA
• อ่านฉันก่อน! (ORMF1000)
  • หลักสูตรออนไลน์ฟรี 44 นาที หลักสูตรนี้เป็นจุดเริ่มต้นในการทําความเข้าใจและใช้ FPGA ผลิตภัณฑ์ เอกสารประกอบ และแหล่งข้อมูลได้อย่างรวดเร็ว
• ดาวน์โหลดซอฟต์แวร์ Quartus® Prime
• รับสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime

คู่มือผู้ใช้ Quartus® Prime

• เปรียบเทียบคุณสมบัติของซอฟต์แวร์รุ่น Pro และ Standard

• คู่มือผู้ใช้ซอฟต์แวร์ Quartus® Prime Pro และซอฟต์แวร์มาตรฐาน

การฝึกอบรมซอฟต์แวร์ Quartus® Prime

Altera จัดการฝึกอบรมหลากหลายประเภท ทั้งออนไลน์และแบบตัวต่อตัว เพื่อช่วยคุณตามทันขั้นตอนการออกแบบ Quartus® Prime นี่คือชั้นเรียนการฝึกอบรมที่แนะนําเพื่อให้คุณเริ่มต้น

การฝึกอบรมซอฟต์แวร์ Quartus® Prime

มีหลักสูตรการฝึกอบรมอื่นๆ ให้มากมาย สําหรับแคตตาล็อกทั้งหมด โปรดไปที่ FPGA Training

1. การวางแผน I/O

การวางแผน I/O ทําได้ตั้งแต่ขั้นตอนแรกในการออกแบบ FPGA เพื่อให้มั่นใจได้ว่าอุปกรณ์เป้าหมายของคุณจะวางตําแหน่งสําเร็จ ในขณะที่ตรงตามข้อจํากัดด้านพินและกําหนดเวลาที่กําหนด

• ซอฟต์แวร์ Quartus® Prime Pro Edition มีสองเครื่องมือในการจัดการกระบวนการที่ซับซ้อนของการตอบสนองข้อจํากัดมากมายของการวาง I/O
  

เอกสารการวางแผน I/O

เอกสารเครื่องมือซอฟต์แวร์

• การจัดการบทพิน I/O ของอุปกรณ์ในส่วนของคู่มือผู้ใช้ Quartus® Prime Pro Edition
• บทการวางแผนอินเตอร์เฟซในส่วนของคู่มือผู้ใช้ Quartus® Prime Pro Edition

เอกสารอุปกรณ์

• ไฟล์พินเอาต์สําหรับอุปกรณ์ FPGA Altera®
• แนวทางการเชื่อมต่อพิน - ต่อตระกูลอุปกรณ์

ข้อมูลอื่น ๆ

การวางแผน I/O เกี่ยวข้องกับการพิจารณามากมายโดยเฉพาะเมื่อมีการเกี่ยวข้อง I/O ความเร็วสูงหรือโปรโตคอลเฉพาะ

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการสนับสนุนการจัดการ I/O และการพัฒนาบอร์ด โปรดไปที่:

• ศูนย์สนับสนุนการจัดการ I/O และบอร์ด
• ศูนย์ข้อมูลการวิเคราะห์ความสมบูรณ์ของสัญญาณ

2.รายการการออกแบบ

รายการออกแบบ - ภาพรวม

คุณสามารถแสดงการออกแบบของคุณโดยใช้วิธีการป้อนรายการการออกแบบหลายวิธี:

• การใช้ภาษาที่ใช้อธิบายฮาร์ดแวร์ (HDL)
• Verilog
• SystemVerilog
• VHDL
• Platform Designer ซึ่งเป็นเครื่องมือป้อนรายการกราฟิกสําหรับเชื่อมต่อโมดูลที่ซับซ้อนในรูปแบบที่มีโครงสร้าง
• วิธีการเริ่มต้นระดับสูงอื่นๆ
• การสังเคราะห์ระดับสูง (HLS) โดยใช้ C++ เพื่อแสดงโมดูลที่ซับซ้อน
• OpenCL™ ใช้ C++ เพื่อปรับใช้อัลกอริธึมการคํานวณบนแพลตฟอร์มที่แตกต่างกัน

ทรัพย์สินทางปัญญา FPGA

นอกจากการออกแบบโดยตรงแล้ว FPGAs ยังสนับสนุนทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาเพื่อใช้ใน FPGAs โดยเฉพาะ

เรียนรู้ภาษาอธิบายฮาร์ดแวร์ (HDL)

Altera จัดหลักสูตรการฝึกอบรม HDL หลากหลายหลักสูตร ตั้งแต่ภาพรวมออนไลน์ฟรี ไปจนถึงชั้นเรียนที่สอนโดยผู้สอนตลอดวัน

การใช้เทมเพลต HDL

ซอฟต์แวร์ Quartus® Prime มีแม่แบบหลายแบบสําหรับองค์ประกอบลอจิกที่ใช้บ่อย เช่น รีจิสเตอร์ การกําหนดสัญญาณที่เลือก การกําหนดสัญญาณพร้อมกัน และการเรียกโปรแกรมย่อย แม่แบบมีอยู่ใน Verilog, SystemVerilog และ VHDL

ถ้าคุณไม่แน่ใจเกี่ยวกับวิธีที่ดีที่สุดในการเขียนฟังก์ชันเฉพาะเพื่อให้แน่ใจว่าจะใช้งานอย่างถูกต้องคุณควรอ้างอิงแม่แบบเหล่านี้ ระบบเทมเพลตได้อธิบายไว้อย่างสมบูรณ์ใน ส่วนการแทรกโค้ด HDL จากส่วนเทมเพลตที่ให้ไว้ใน คู่มือผู้ใช้คําแนะนําการออกแบบ

รูปแบบการเข้ารหัส HDL ที่แนะนํา

รูปแบบการเข้ารหัส HDL มีผลต่อคุณภาพของผลลัพธ์อย่างมากสําหรับการออกแบบลอจิก เครื่องมือการสังเคราะห์จะปรับการออกแบบให้เหมาะสม แต่เพื่อให้ได้ผลลัพธ์ที่แม่นยํา คุณต้องเขียนโค้ดในรูปแบบ ซึ่งจะได้รับการยอมรับจากเครื่องมือการสังเคราะห์เป็นการสร้างลอจิกเฉพาะ

นอกจากนี้ยังมีแนวทางการออกแบบที่ดีซึ่งควรปฏิบัติตามสําหรับการออกแบบลอจิกดิจิทัลทั่วไปและสําหรับอุปกรณ์ที่ใช้ LAB โดยเฉพาะ การจัดการวิธีการรีเซ็ตลอจิก ความล่าช้าของไปป์ไลน์ และการสร้างสัญญาณซิงโครนัสที่เหมาะสมคือตัวอย่างบางตัวอย่างของแนวทางการออกแบบดิจิทัลที่ดี แหล่งข้อมูลบางส่วนสําหรับการเรียนรู้แนวทางปฏิบัติด้านการเข้ารหัส HDL ที่ดีมีแสดงไว้ด้านล่าง

แหล่งข้อมูลสําหรับแนวทางรูปแบบการเข้ารหัส HDL ที่ดี

ทรัพย์สินทางปัญญา

Altera FPGAs รองรับทรัพย์สินทางปัญญา (IP) จํานวนมากที่ออกแบบมาเพื่อใช้ใน FPGAs โดยเฉพาะ IP แต่ละตัวมีโมเดลการจําลองสําหรับการตรวจสอบการออกแบบก่อนใช้งานอุปกรณ์ ดูลิงก์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคอร์ IP ที่มีอยู่และระบบนิเวศ IP ภายในซอฟต์แวร์ Quartus® Prime

ตัวออกแบบแพลตฟอร์ม

เอกสารตัวออกแบบแพลตฟอร์ม

หลักสูตรการฝึกอบรม Platform Designer (เดิมชื่อ Qsys)

ตัวอย่างการออกแบบ Platform Designer

เอกสารข้อมูล

3. การจําลอง

ภาพรวมการจําลอง

ซอฟต์แวร์ Quartus® Prime รองรับ RTL และการจําลองการออกแบบระดับเกทในโปรแกรมจําลอง EDA ที่รองรับ

การจําลองเกี่ยวข้องกับ:

• การตั้งค่าสภาพแวดล้อมการทํางานเครื่องจําลองของคุณ
• การคอมไพล์ไลบรารีโมเดลการจําลองแบบ
• รันการจําลองของคุณ

ซอฟต์แวร์ Quartus® Prime รองรับการใช้โฟลว์การจําลองแบบสคริปต์เพื่อทําให้การประมวลผลการจําลองโดยอัตโนมัติในสภาพแวดล้อมการจําลองที่คุณต้องการ

ในซอฟต์แวร์ Quartus® Prime Standard Edition มีตัวเลือกในการใช้ผังเครื่องมือ NativeLink ซึ่งเปิดโปรแกรมจําลองที่คุณเลือกโดยอัตโนมัติ

ขั้นตอนการจําลอง NativeLink

ในซอฟต์แวร์ Quartus® Prime Standard Edition คุณจะมีตัวเลือกในการใช้งาน NativeLink ซึ่งจะช่วยให้คุณสามารถเปิดขั้นตอนทั้งหมดที่จําเป็นสําหรับการจําลองการออกแบบของคุณโดยอัตโนมัติหลังจากแก้ไขซอร์สโค้ดหรือ IP ของคุณ

คุณสมบัติ NativeLink รวมตัวจําลอง EDA ของคุณกับซอฟต์แวร์ Quartus® Prime Standard Edition โดยทํารายการต่อไปนี้โดยอัตโนมัติ:

• การสร้างไฟล์จําลองเฉพาะและสคริปต์การจําลอง
• การคอมไพล์ไลบรารีการจําลองแบบ
• การเปิดตัวโปรแกรมจําลองของคุณโดยอัตโนมัติตามการวิเคราะห์และการดําเนินการวิเคราะห์ การวิเคราะห์ และการสังเคราะห์ของซอฟต์แวร์ Quartus® Prime หรือหลังจากการคอมไพล์แบบเต็ม

ทรัพยากรสําหรับการตั้งค่าการจําลอง NativeLink

4.การสังเคราะห์

ภาพรวมการสังเคราะห์

ขั้นตอนการสังเคราะห์ลอจิกของขั้นตอนการออกแบบซอฟต์แวร์ Quartus® จะนํารหัส Register Transfer Level (RTL) และสร้าง Netlist ของ primitives ระดับล่าง (Netlist หลังการสังเคราะห์) Netlist หลังการสังเคราะห์จะถูกใช้เป็นอินพุตไปยัง Fitter ซึ่งจะวางและกําหนดเส้นทางการออกแบบ

ซอฟต์แวร์ Quartus® Prime และ Quartus® II มีการสังเคราะห์และอินเทอร์เฟซขั้นสูงในตัวกับเครื่องมือการสังเคราะห์ของบุคคลที่สามอื่นๆ ซอฟต์แวร์นี้ยังมีตัวแสดงแผนผังที่คุณสามารถใช้เพื่อวิเคราะห์โครงสร้างของการออกแบบและดูว่าซอฟต์แวร์ตีความการออกแบบของคุณอย่างไร

สามารถดูผลลัพธ์การสังเคราะห์ได้ด้วย ตัวแสดง Quartus® Netlist ทั้งหลังการดีบัก RTL และหลังการแมปเทคโนโลยี

เอกสารการสังเคราะห์

การฝึกอบรมและการสาธิตการสังเคราะห์

การสังเคราะห์ระดับสูง

เครื่องมือ High-Level Synthesis (HLS) จะใช้ในคําอธิบายการออกแบบที่เขียนใน C++ และสร้างโค้ด RTL ที่ปรับให้เหมาะสมสําหรับ FPGAs Altera®

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ HLS Compiler รวมถึงเอกสาร ตัวอย่าง และหลักสูตรการฝึกอบรม โปรดดูหน้า การสนับสนุน HLS

5.fitter

Fitter - รุ่น Pro

ด้วยซอฟต์แวร์ Quartus® Prime Pro Edition Fitter ได้ทํางานในขั้นตอนที่ควบคุมได้แยกกัน คุณสามารถเพิ่มประสิทธิภาพแต่ละขั้นแยกกันโดยการใช้งานขั้นตอนนั้นของกระบวนการ fitter ทําซ้ําเพื่อเพิ่มประสิทธิภาพขั้นตอนนั้น

ตามค่าเริ่มต้น Fitter จะรันผ่านทุกขั้นตอนของ Fitter อย่างไรก็ตาม คุณสามารถวิเคราะห์ผลลัพธ์ของขั้นตอน Fitter เพื่อประเมินการออกแบบของคุณก่อนเริ่มขั้นตอนถัดไป หรือก่อนที่จะเริ่มการคอมไพล์แบบเต็ม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการใช้ขั้นตอน Fitter เพื่อควบคุมคุณภาพของผลลัพธ์สําหรับการออกแบบของคุณ โปรดดูที่ส่วน เรียกใช้ Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Quartus® Prime Pro edition

คุณสามารถระบุการตั้งค่าหลายรายการเพื่อส่งระดับความพยายามของ Fitter โดยตรงสําหรับสิ่งต่างๆ เช่น การบรรจุทะเบียน การทําซ้ําและการผสานรวม และระดับความพยายามโดยรวม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการอภิปรายภายใต้ส่วน การอ้างอิงการตั้งค่า Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Quartus® Prime Pro edition

Fitter - รุ่นมาตรฐาน

ในซอฟต์แวร์ Quartus® Prime Standard Edition คุณสามารถระบุการตั้งค่าต่างๆ เพื่อนําระดับความพยายามของ Fitter โดยตรง เช่น การบรรจุลงทะเบียน การทําซ้ําและการผสานรวม และระดับความพยายามโดยรวม สําหรับรายการทั้งหมดของการตั้งค่า Fitter โปรดดูที่หน้า วิธีใช้ การตั้งค่าคอมไพเลอร์

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดู การอภิปรายภายใต้

• การลดส่วนเวลาการคอมไพล์ ของคู่มือผู้ใช้ Quartus® Prime standard edition: Compiler
• การปิดเวลาและส่วนการปรับให้เหมาะสม ของคู่มือผู้ใช้ Quartus® Prime standard edition: การเพิ่มประสิทธิภาพการออกแบบ

6.การวิเคราะห์การกําหนดเวลา

ภาพรวมการวิเคราะห์การกําหนดเวลา

ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องเป็นไปตามการออกแบบเพื่อให้ทํางานได้อย่างถูกต้องและตรวจสอบเวลาการมาถึงเทียบกับเวลาที่กําหนดเพื่อตรวจสอบเวลา

การวิเคราะห์การกําหนดเวลาเกี่ยวข้องกับแนวคิดพื้นฐานมากมาย: อะซิงโครนัส v. ส่วนโค้งแบบซิงโครนัส การมาถึง และเวลาที่ต้องตั้งค่าและข้อกําหนดการหยุดฯลฯ เหล่านี้ถูกกําหนดในส่วน แนวคิดพื้นฐานการวิเคราะห์การกําหนดเวลา ของคู่มือผู้ใช้ Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา

ตัววิเคราะห์การกําหนดเวลาจะนําข้อจํากัดด้านเวลาของคุณไปใช้ และกําหนดการหน่วงเวลาจากผลของการนําการออกแบบของคุณไปใช้ในอุปกรณ์เป้าหมายของ Fitter

ตัววิเคราะห์เวลาต้องทํางานจากคําอธิบายที่ถูกต้องของข้อกําหนดด้านเวลาของคุณ โดยแสดงเป็นข้อจํากัดด้านเวลา ส่วน การออกแบบที่มีข้อจํากัด ของคู่มือผู้ใช้ Quartus® Prime Standard Edition: Timing Analyzer อธิบายวิธีการเพิ่มข้อจํากัดการกําหนดเวลาให้กับไฟล์ sdc สําหรับใช้โดย Fitter และ Timing Analyzer

การปิดเวลาเป็นกระบวนการวนซ้ําของการกําหนดเวลาใหม่ การปรับพารามิเตอร์สําหรับการสังเคราะห์และ Fitter และจัดการรูปแบบเมล็ดพืช Fitter

ตัววิเคราะห์การกําหนดเวลา

ตัววิเคราะห์การจับเวลา Quartus Prime

Timing Analyzer ในซอฟต์แวร์ Quartus® Prime เป็นเครื่องมือวิเคราะห์การกําหนดเวลาแบบ ASIC ที่ทรงพลังซึ่งตรวจสอบประสิทธิภาพการกําหนดเวลาของลอจิกทั้งหมดในการออกแบบของคุณโดยใช้ข้อจํากัด มาตรฐานอุตสาหกรรม การวิเคราะห์ และวิธีการรายงาน ตัววิเคราะห์การกําหนดเวลาสามารถขับเคลื่อนจากอินเทอร์เฟซผู้ใช้แบบกราฟิก หรือจากอินเทอร์เฟซของบรรทัดคําสั่งเพื่อจํากัด วิเคราะห์ และรายงานผลลัพธ์สําหรับเส้นทางการกําหนดเวลาทั้งหมดในการออกแบบของคุณ

คู่มือผู้ใช้ฉบับเต็มเกี่ยวกับตัววิเคราะห์เวลาสามารถดูได้ในส่วน การรัน Timing Analyzer ของคู่มือผู้ใช้ Quartus® Prime Standard Edition: ตัววิเคราะห์เวลา

หากคุณเพิ่งเริ่มการวิเคราะห์การกําหนดเวลา โปรดดูที่ส่วน ขั้นตอนที่แนะนําสําหรับผู้ใช้ครั้งแรก ของคู่มือผู้ใช้ Quartus® Prime Standard Edition: ตัววิเคราะห์การกําหนดเวลา ซึ่งอธิบายถึงขั้นตอนการออกแบบทั้งหมดโดยใช้ข้อจํากัดพื้นฐาน

การปิดเวลา

หากตัววิเคราะห์เวลากําหนดว่าไม่เป็นไปตามข้อมูลจําเพาะเกี่ยวกับเวลาของคุณ การออกแบบจะต้องได้รับการปรับให้เหมาะสมเป็นเวลาจนกว่าจะปิดความคลาดเคลื่อนและเป็นไปตามข้อมูลจําเพาะเกี่ยวกับเวลาของคุณ

การปิดเวลาเกี่ยวข้องกับเทคนิคที่เป็นไปได้หลายประการ เทคนิคที่มีประสิทธิภาพมากที่สุดจะแตกต่างกันไปตามการออกแบบแต่ละแบบ บท การปิดเวลาและการเพิ่มประสิทธิภาพ ในคู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Quartus Prime Pro Edition ให้คําแนะนํามากมายในการใช้งานจริงเกี่ยวกับกระบวนการปิดเวลา

มีหลักสูตรการฝึกอบรมเพิ่มเติมหลายหลักสูตรเพื่อช่วยให้คุณเข้าใจวิธีประเมินการออกแบบของคุณสําหรับเทคนิคการปิดเวลาที่เหมาะสม

7.การเพิ่มประสิทธิภาพการออกแบบ

ภาพรวมการเพิ่มประสิทธิภาพการออกแบบ

ซอฟต์แวร์ Quartus® Prime และ Quartus® II มีคุณสมบัติมากมายที่ช่วยให้คุณปรับการออกแบบของคุณให้เหมาะสมสําหรับพื้นที่และการกําหนดเวลา ในส่วนนี้มีแหล่งข้อมูลที่ช่วยให้คุณมีเทคนิคและเครื่องมือการเพิ่มประสิทธิภาพการออกแบบ

ซอฟต์แวร์ Quartus® Prime และ Quartus® II นําเสนอการเพิ่มประสิทธิภาพ Netlist การสังเคราะห์ทางกายภาพเพื่อเพิ่มประสิทธิภาพการออกแบบให้มากกว่ากระบวนการคอมไพล์มาตรฐาน การสังเคราะห์ทางกายภาพช่วยปรับปรุงประสิทธิภาพการออกแบบของคุณ โดยไม่คํานึงถึงเครื่องมือการสังเคราะห์ที่ใช้

เอกสารสนับสนุนการปรับแต่งประสิทธิภาพ

หลักสูตรการฝึกอบรมการเพิ่มประสิทธิภาพการออกแบบ

เครื่องมือการปรับแต่งการออกแบบ

ซอฟต์แวร์ Quartus® Prime มีเครื่องมือที่นําเสนอการออกแบบของคุณในรูปแบบที่มองเห็นได้ เครื่องมือเหล่านี้ช่วยให้คุณวินิจฉัยพื้นที่ที่เป็นปัญหาใด ๆ ในการออกแบบของคุณในแง่ของความไม่มีประสิทธิภาพทางลอจิคัลหรือทางกายภาพ

• คุณสามารถใช้ ตัวแสดง Netlist เพื่อดูการแสดงแผนผังของการออกแบบของคุณในหลายขั้นตอนในกระบวนการปรับใช้: ก่อนการสังเคราะห์ หลังการสังเคราะห์ และหลังการวางตําแหน่งและเส้นทาง ซึ่งจะช่วยให้คุณสามารถยืนยันความตั้งใจในการออกแบบของคุณในแต่ละขั้นตอน
• ผู้วางแผนพาร์ติชั่นการออกแบบช่วยให้คุณเห็นภาพและแก้ไขรูปแบบการแบ่งพาร์ติชันของการออกแบบโดยแสดงข้อมูลเวลา ความหนาแน่นในการเชื่อมต่อแบบสัมพัทธ์ และการจัดวางพาร์ติชั่นทางกายภาพ คุณสามารถค้นหาพาร์ติชั่นในโปรแกรมดูอื่นๆ หรือแก้ไขหรือลบพาร์ติชั่นได้
• ด้วย ผู้วางแผนชิป คุณสามารถทําการบ้านของแผนผังฟลอร์แพลน ทําการวิเคราะห์พลังงาน และแสดงภาพเส้นทางที่สําคัญและความแออัดของเส้นทาง ผู้วางแผนการแบ่งส่วนการออกแบบและผู้วางแผนชิปช่วยให้คุณสามารถแบ่งพาร์ติชั่นและจัดวางการออกแบบของคุณในระดับที่สูงขึ้นได้
• Design Space Explorer II (DSE) ทําการค้นหาการตั้งค่าที่ให้ผลลัพธ์ที่ดีที่สุดในทุกการออกแบบโดยอัตโนมัติ DSE สํารวจพื้นที่การออกแบบของการออกแบบ ใช้เทคนิคการปรับแต่งประสิทธิภาพที่หลากหลาย และวิเคราะห์ผลลัพธ์ที่จะช่วยให้คุณค้นพบการตั้งค่าที่ดีที่สุดสําหรับการออกแบบของคุณ

การใช้เครื่องมือเหล่านี้สามารถช่วยให้คุณเพิ่มประสิทธิภาพการใช้งานอุปกรณ์

ตัวแสดง Netlist

ตัวแสดง Netlist ของซอฟต์แวร์ Quartus® Prime มอบวิธีที่มีประสิทธิภาพในการดูการออกแบบของคุณในหลากหลายขั้นตอน สามารถตรวจสอบข้ามได้ด้วยมุมมองการออกแบบอื่นๆ: คุณสามารถเลือกรายการและเน้นรายการนั้นในหน้าต่าง ผู้วางแผนชิป และ หน้าต่างตัวแสดงไฟล์การออกแบบ

• RTL Viewer แสดงลอจิกและการเชื่อมต่อที่อนุมานโดยการสังเคราะห์ หลังจากการสรุปลําดับชั้นและบล็อกลอจิกหลัก คุณสามารถใช้ RTL Viewer เพื่อตรวจสอบการออกแบบของคุณก่อนการจําลองหรือกระบวนการตรวจสอบอื่นๆ
• Technology Map Viewer (Post-Mapping) สามารถช่วยคุณค้นหาโหนดในรายการสุทธิของคุณหลังจากการสังเคราะห์แต่ก่อนวางและกําหนดเส้นทาง
• Technology Map Viewer (Post-Fitting) แสดง Netlist หลังจาก place-and-route นี่อาจแตกต่างจาก Netlist หลังการแมป เนื่องจาก fitter อาจทําให้การเพิ่มประสิทธิภาพเพื่อให้เป็นไปตามข้อจํากัดในระหว่างการเพิ่มประสิทธิภาพทางกายภาพ

Netlist และ Finite State Machine Viewers

ดูการสาธิตตัวแสดง Netlist ของซอฟต์แวร์ Quartus® และตัวแสดงเครื่องสถานะ Finite ในวิดีโอด้านล่าง

แหล่งข้อมูล Netlist Viewers

ผู้วางแผนชิป

การวิเคราะห์แผนผังชั้นการออกแบบจะช่วยปิดการกําหนดเวลาและเพิ่มประสิทธิภาพสูงสุดในการออกแบบที่มีความซับซ้อนสูง ผู้วางแผนชิปในซอฟต์แวร์ Quartus® Prime ช่วยให้คุณปิดเวลาการออกแบบของคุณได้อย่างรวดเร็ว คุณสามารถใช้ผู้วางแผนชิปร่วมกับ Logic Lock Regions เพื่อรวบรวมการออกแบบของคุณตามลําดับชั้นและช่วยในการวางแผนพื้น นอกจากนี้ ให้ใช้พาร์ติชั่นเพื่อรักษาตําแหน่งและการกําหนดเส้นทางผลลัพธ์จากการคอมไพล์แต่ละครั้ง

คุณสามารถทําการวิเคราะห์การออกแบบรวมทั้งสร้างและเพิ่มประสิทธิภาพฟลอร์แพลนการออกแบบด้วยผู้วางแผนชิป ในการมอบหมาย I/O ให้ใช้ Pin Planner

แหล่งข้อมูลผู้วางแผนชิป

ตัวสํารวจพื้นที่การออกแบบ II

Design Space Explorer II (DSE) ช่วยให้คุณสํารวจพารามิเตอร์มากมายที่พร้อมใช้งานสําหรับการคอมไพล์การออกแบบ

คุณสามารถใช้ DSE เพื่อจัดการการคอมไพล์หลายรายการด้วยพารามิเตอร์ที่แตกต่างกันเพื่อค้นหาการผสมผสานพารามิเตอร์ที่ดีที่สุดที่ช่วยให้คุณปิดเวลาได้

แหล่งข้อมูล Design Space Explorer II

8. การดีบักออนชิป

เนื่องจาก FPGAs ประสิทธิภาพ ขนาด และความซับซ้อนเพิ่มขึ้น กระบวนการตรวจสอบจึงเป็นส่วนสําคัญของวงจรการออกแบบ FPGA เพื่อบรรเทาความซับซ้อนของกระบวนการตรวจสอบ Altera มีชุดเครื่องมือดีบักบนชิป เครื่องมือดีบักบนชิปช่วยให้สามารถจับโหนดภายในในการออกแบบของคุณแบบเรียลไทม์เพื่อช่วยให้คุณตรวจสอบการออกแบบของคุณได้อย่างรวดเร็วโดยไม่ต้องใช้อุปกรณ์ภายนอก เช่น ตัววิเคราะห์ลอจิกระบบเปรียบเทียบประสิทธิภาพหรือตัววิเคราะห์โปรโตคอล ซึ่งสามารถลดจํานวนพินที่จําเป็นสําหรับการตรวจสอบสัญญาณระดับบอร์ดได้ สําหรับคู่มือเครื่องมือทั้งหมดในชุดผลิตภัณฑ์ดีบัก โปรดดูที่ส่วน เครื่องมือการดีบักระบบ ใน คู่มือผู้ใช้เครื่องมือดีบัก: Quartus® Prime Pro Edition

ตัวอย่างการออกแบบดีบักบนชิป

ต่อไปนี้เป็นตัวอย่างบางส่วนที่ช่วยให้คุณใช้ประโยชน์จากฟีเจอร์ที่มีอยู่สําหรับสถานการณ์การดีบักทั่วไป

• ขั้นตอนทริกเกอร์ตามสถานะ SignalTap* II
• ตัวอย่างแหล่งข้อมูลและหัววัดในระบบ
• ตัวอย่างชุดเครื่องมือตัวรับส่งสัญญาณสําหรับอุปกรณ์ Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT Stratix® และอุปกรณ์ IV GX/GT
• ตัวอย่างการออกแบบคอนโซลระบบ (รูปแบบที่เก็บถาวรของซอฟต์แวร์ qar Quartus®)

การดีบักบนชิป - หลักสูตรการฝึกอบรม

On-chip Debug - แหล่งข้อมูลอื่นๆ

หัวข้อขั้นสูง

ขั้นตอนการออกแบบแบบบล็อก

ซอฟต์แวร์การออกแบบ Quartus® Prime Pro Edition มีขั้นตอนการออกแบบบล็อก การคอมไพล์ในรูปแบบบล็อก Incremental และขั้นตอนการใช้ซ้ําบล็อกการออกแบบมีสองประเภท ซึ่งทําให้ทีมพัฒนาที่มีความหลากหลายทางภูมิศาสตร์ของคุณสามารถร่วมงานกันในการออกแบบได้

การคอมไพล์ในรูปแบบบล็อก Incremental จะถูกเก็บหรือลบทื้งพาร์ติชั่นภายในโปรเจค ซึ่งทํางานกับคอร์พาร์ติชั่นและไม่ต้องการไฟล์เพิ่มเติมหรือการวางแผนฟลอร์ พาร์ทิชั่นสามารถลบออก เก็บที่แหล่ง สังเคราะห์ และไฟนอลสแนปช็อต

ขั้นตอน การใช้ซ้ําบล็อกการออกแบบ ทําให้คุณสามารถใช้ซ้ําบล็อกของการออกแบบในโครงการที่ต่างกันโดยการสร้าง การเก็บ และการส่งออกพาร์ติชั่น ด้วยคุณสมบัตินี้ คุณสามารถคาดหวังโมดูล Timing-Closed ที่สะอาดระหว่างทีมต่างๆ ได้

แหล่งข้อมูลการออกแบบบล็อก

• ส่วนขั้นตอนการออกแบบในรูปแบบบล็อกในคู่มือผู้ใช้ Quartus® Prime Pro Edition
• AN 839: บทช่วยสอนการใช้ซ้ําบล็อกออกแบบ: สําหรับบอร์ดการพัฒนา Arria® 10 FPGA
• ไฟล์การออกแบบ (.zip)
• การฝึกอบรม: การใช้ซ้ําบล็อกออกแบบ (OBBDR100)
• การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus® Prime Pro: บทนํา
• การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus® Prime Pro: การแบ่งพาร์ติชันการออกแบบ
• การคอมไพล์ในรูปแบบบล็อก Incremental ในซอฟต์แวร์ Quartus® Prime Pro: การปิดเวลาและเคล็ดลับ

การคอมไพล์ซ้ําอย่างรวดเร็ว

การคอมไพล์ซ้ําอย่างรวดเร็วช่วยให้สามารถนําการสังเคราะห์ก่อนหน้าและผลลัพธ์ fitter กลับมาใช้ใหม่เมื่อทําได้ และจะไม่ประมวลผลบล็อกการออกแบบเดิมซ้ํา การคอมไพล์ซ้ําอย่างรวดเร็วสามารถลดเวลาการคอมไพล์ทั้งหมดหลังจากทําการเปลี่ยนแปลงการออกแบบเล็กน้อย การคอมไพล์ซ้ําอย่างรวดเร็วสนับสนุนการเปลี่ยนแปลงฟังก์ชันการทํางาน ECO แบบ HDL และให้คุณได้สามารถลดระยะเวลาการคอมไพล์ ในขณะที่รักษาประสิทธิภาพการทํางานของลอจิกเดิม

การคอมไพล์ซ้ําอย่างรวดเร็ว - แหล่งข้อมูลสนับสนุน

การกําหนดค่าใหม่บางส่วน

การกําหนดค่าใหม่บางส่วน (PR) ให้คุณสามารถทําการกําหนดค่าบางส่วนของ FPGA ใหม่ได้แบบไดนามิก ในขณะที่การออกแบบ FPGA ที่เหลือจะยังคงทํางานต่อไป

คุณสามารถสร้างตัวตนได้หลายรายการสําหรับภูมิภาคของอุปกรณ์ และกําหนดค่าภูมิภาคนั้นใหม่โดยไม่ส่งผลกระทบต่อการทํางานในส่วนที่อยู่นอกบุคลิกนั้น

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าใหม่บางส่วน โปรดดูที่หน้า การกําหนดค่าใหม่บางส่วน

เขียน สคริปต์

ซอฟต์แวร์ Quartus® Prime และ Quartus® II ประกอบด้วยการรองรับสคริปต์ที่ครอบคลุมสําหรับขั้นตอนการออกแบบสคริปต์บรรทัดคําสั่งและภาษาคําสั่งเครื่องมือ (Tcl) ไฟล์ปฏิบัติการแบบแยกกันสําหรับแต่ละขั้นตอนของขั้นตอนการออกแบบซอฟต์แวร์ เช่น การสังเคราะห์ ข้อต่อ และการวิเคราะห์การกําหนดเวลา มีตัวเลือกสําหรับการตั้งค่าทั่วไปและการดําเนินงานทั่วไป ส่วนต่อประสานโปรแกรมประยุกต์การเขียนสคริปต์ Tcl (API) มีคําสั่งที่ครอบคลุมฟังก์ชันพื้นฐานไปยังขั้นสูง

การเขียนสคริปต์บรรทัดคําสั่ง

คุณสามารถใช้ไฟล์ประมวลผลบรรทัดคําสั่งของซอฟต์แวร์ Quartus® Prime หรือ Quartus® II ในไฟล์ชุดคําสั่ง, สคริปต์เชลล์, makefiles และสคริปต์อื่นๆ ตัวอย่างเช่น ใช้คําสั่งต่อไปนี้เพื่อคอมไพล์โครงการที่มีอยู่:

$ quartus_sh --flow compile

การเขียนสคริปต์ Tcl

ใช้ Tcl API สําหรับงานต่างๆ ต่อไปนี้:

• การสร้างและการจัดการโครงการ
• ทําการมอบหมาย
• การออกแบบการคอมไพล์
• การแยกข้อมูลรายงาน
• ดําเนินการวิเคราะห์การกําหนดเวลา

คุณสามารถเริ่มต้นใช้งานตัวอย่างบางส่วนได้ใน หน้าเว็บตัวอย่างซอฟต์แวร์ Quartus® II Tcl แหล่งข้อมูลอื่นๆ แสดงอยู่ด้านล่าง

แหล่งข้อมูลการเขียนสคริปต์

OpenCL และโลโก้ OpenCL เป็นเครื่องหมายการค้าของ Apple Inc. ซึ่งใช้งานโดยได้รับอนุญาตจาก Khronos

ลิงก์ที่เกี่ยวข้อง

• คู่มือผู้ใช้ซอฟต์แวร์ Quartus® Prime Pro และซอฟต์แวร์มาตรฐาน
• ศูนย์ดาวน์โหลดซอฟต์แวร์ FPGA
• ชุดซอฟต์แวร์ Quartus® Prime และเครื่องมือการพัฒนา FPGA