Intel® ควอตัส® ซอฟต์แวร์ออกแบบที่สําคัญ - ศูนย์สนับสนุน

ยินดีต้อนรับสู่ศูนย์สนับสนุนซอฟต์แวร์การออกแบบ®การออกแบบที่สําคัญของ Intel®

ชุดซอฟต์แวร์การออกแบบ®การออกแบบที่สําคัญของ Intel® Quartus ครอบคลุมเครื่องมือออกแบบซอฟต์แวร์ทั้งหมดที่จําเป็นในการนํา FPGA ® Intel ของคุณจากแนวคิดสู่การผลิต หัวข้อในหน้าเว็บนี้จะแนะนําคุณเกี่ยวกับคุณสมบัติซอฟต์แวร์® Prime ® Intel เลือกพื้นที่ที่คุณสนใจและนําทางไปยังแหล่งข้อมูลเฉพาะที่คุณต้องการในขั้นตอนการออกแบบ® Prime ® Intel

การเริ่มต้นใช้งาน

ภาพรวม

การเริ่มต้นใช้งาน

• คู่มือเริ่มต้นใช้งานด่วนเกี่ยวกับซอฟต์แวร์® Intel® ควอตัส® หลัก ›
• คําแนะนําโดยย่อเกี่ยวกับวิธีการตั้งค่าโครงการคอมไพล์ทําการวิเคราะห์เวลาและตั้งโปรแกรมอุปกรณ์ FPGA
• อ่านฉันก่อน! (ORMF1000) ›
• หลักสูตรออนไลน์ฟรี 47 นาที หลักสูตรนี้เป็นจุดเริ่มต้นในการทําความเข้าใจและใช้ผลิตภัณฑ์หลักประกันและทรัพยากรของ Intel® FPGA อย่างรวดเร็ว

คู่มือผู้ใช้

คู่มือผู้ใช้ซอฟต์แวร์® ควอตัส®

คู่มือผู้ใช้รุ่น®ควอตัส® ไพรม์โปร:

• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เริ่มต้นใช้งาน ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: นักออกแบบแพลตฟอร์ม ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: คําแนะนําในการออกแบบ ›
• คู่มือผู้ใช้ Intel ควอตัสไพร์มโปรรุ่น: คอมไพเลอร์ ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเพิ่มประสิทธิภาพการออกแบบ ›
• คู่มือผู้ใช้ Intel ควอตัสไพร์มโปรรุ่น: โปรแกรมเมอร์ ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การออกแบบตามบล็อก ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การกําหนดค่าใหม่บางส่วน ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การสังเคราะห์ของบุคคลที่สาม ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือดีบัก ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องวิเคราะห์เวลา ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: ข้อจํากัดในการออกแบบ ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: เครื่องมือออกแบบ PCB ›
• คู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การเขียนสคริปต์ ›

คู่มือผู้ใช้ Intel® ควอตัส® ฉบับมาตรฐานที่สําคัญ:

• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เริ่มต้นใช้งาน ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: นักออกแบบแพลตฟอร์ม ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: คําแนะนําในการออกแบบ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: คอมไพเลอร์ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การเพิ่มประสิทธิภาพการออกแบบ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: โปรแกรมเมอร์ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การกําหนดค่าใหม่บางส่วน ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การจําลองของบุคคลที่สาม ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องมือดีบัก ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การสังเคราะห์ของบุคคลที่สาม ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องวิเคราะห์เวลา ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: ข้อจํากัดในการออกแบบ ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: เครื่องมือออกแบบ PCB ›
• คู่มือผู้ใช้ Intel Quartus Prime รุ่นมาตรฐาน: การเขียนสคริปต์ ›

ความแตกต่างระหว่างรุ่น Pro และ Standard คืออะไร?

การฝึกอบรมซอฟต์แวร์®ควอตัส® Intel

Intel มีการฝึกอบรมหลายประเภททั้งออนไลน์และแบบตัวต่อตัวเพื่อช่วยให้คุณทํางานได้อย่างรวดเร็วเกี่ยวกับขั้นตอนการออกแบบ® Prime ® Quartus ของ Intel นี่คือชั้นเรียนการฝึกอบรมที่แนะนําเพื่อให้คุณเริ่มต้น

การฝึกอบรมซอฟต์แวร์®ควอตัส® Intel

มีหลักสูตรการฝึกอบรมอื่น ๆ อีกมากมาย สําหรับแค็ตตาล็อกฉบับเต็ม ให้ดูที่หน้าการฝึกอบรม FPGA ® Intel

1. การวางแผน I/O

ภาพรวมการวางแผน I/O

การวางแผน I/O จะทําในระยะแรกในการออกแบบ FPGA เพื่อให้แน่ใจว่าตําแหน่งที่ประสบความสําเร็จในอุปกรณ์เป้าหมายของคุณในขณะที่เป็นไปตามข้อ จํากัด ของพินและเวลาโดยเฉพาะ ซอฟต์แวร์® Prime Pro Edition ® Intel มีสองเครื่องมือในการจัดการกระบวนการที่ซับซ้อนในการปฏิบัติตามข้อ จํากัด หลายประการของตําแหน่ง I / O

Interface Planner จัดการความซับซ้อนของการรวมโมดูลหลายโมดูลที่มีข้อกําหนดอย่างหนักสําหรับการกําหนดพิน (ตัวอย่างเช่น PCI Express * DDR และแกนทรัพย์สินทางปัญญา (IP) แบบล็อคเฟส (PLL)) ตัววางแผนอินเทอร์เฟซโต้ตอบแบบไดนามิกกับ® Intel® Prime Fitter เพื่อตรวจสอบความถูกต้องตามกฎหมายของตําแหน่งในขณะที่คุณวางแผน คุณสามารถประเมินแผนผังชั้นต่างๆ โดยใช้รายงานแบบโต้ตอบเพื่อวางแผนการใช้งานที่ดีที่สุดอย่างถูกต้อง

Pin Planner เป็นเครื่องมือการกําหนดพินระดับต่ํา ใช้สิ่งนี้เพื่อวางหมุด I / O ด้วยตนเองและเพื่อระบุอัตราการฆ่าและความแข็งแรงของไดรฟ์

การวางแผน I/O - เอกสารและการฝึกอบรม

การวางแผน I/O - เอกสารประกอบเครื่องมือซอฟต์แวร์

• การจัดการอุปกรณ์ I/O พินบทในส่วนของ Intel® คู่มือผู้ใช้รุ่น® Prime Pro ›
• บทการวางแผนอินเทอร์เฟซในส่วนของคู่มือผู้ใช้รุ่น®ควอตัส® Prime Pro ›

การวางแผน I/O - เอกสารของอุปกรณ์

• ไฟล์การปักหมุดสําหรับอุปกรณ์ FPGA ® Intel ›
• แนวทางการเชื่อมต่อพิน - ต่อครอบครัวอุปกรณ์ ›

การวางแผน I/O - ชั้นเรียนฝึกอบรม

การวางแผน I/O - ทรัพยากรอื่นๆ

การวางแผน I /O เกี่ยวข้องกับข้อควรพิจารณามากมายโดยเฉพาะอย่างยิ่งเมื่อมี I / Os ความเร็วสูงหรือโปรโตคอลเฉพาะที่เกี่ยวข้อง สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการจัดการ I / O และการสนับสนุนการพัฒนาบอร์ดโปรดไปที่หน้า I / O Management,การสนับสนุนการพัฒนาบอร์ดและศูนย์ทรัพยากรการวิเคราะห์ความสมบูรณ์ของสัญญาณ

2. รายการออกแบบ

รายการออกแบบ - ภาพรวม

คุณสามารถแสดงการออกแบบของคุณโดยใช้วิธีการป้อนข้อมูลการออกแบบหลายวิธี:

• การใช้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)
• Verilog
• SystemVerilog
• วีเฮดแอล
• นักออกแบบแพลตฟอร์มเครื่องมือป้อนข้อมูลแบบกราฟิกสําหรับการเชื่อมต่อโมดูลที่ซับซ้อนอย่างมีโครงสร้าง
• วิธีการเข้าระดับสูงอื่น ๆ
• การสังเคราะห์ระดับสูง (HLS) โดยใช้ C ++ เพื่อแสดงโมดูลที่ซับซ้อน
• OpenCL™ ใช้ C++ เพื่อใช้อัลกอริทึมการคํานวณในแพลตฟอร์มที่แตกต่างกัน

ทรัพย์สินทางปัญญา

นอกเหนือจากรายการออกแบบโดยตรงแล้ว FPGAs ® Intel ยังสนับสนุนกลุ่มทรัพย์สินทางปัญญา (IP) ขนาดใหญ่ที่ออกแบบมาโดยเฉพาะสําหรับการใช้งานใน FPGAs ® Intel

การเรียนรู้ภาษาคําอธิบายฮาร์ดแวร์ (HDL)

Intel มีหลักสูตรการฝึกอบรม HDL หลายหลักสูตรตั้งแต่ภาพรวมออนไลน์ฟรีไปจนถึงชั้นเรียนที่นําโดยผู้สอนตลอดทั้งวัน

การใช้แม่แบบ HDL

ซอฟต์แวร์ Intel® Quartus® Prime มีเทมเพลตหลายแบบสําหรับองค์ประกอบตรรกะที่ใช้กันทั่วไปเช่นการลงทะเบียนการกําหนดสัญญาณที่เลือกการกําหนดสัญญาณพร้อมกันและการเรียกโปรแกรมย่อย แม่แบบมีอยู่ใน Verilog, ระบบเวอริล็อก และ VHDL

หากคุณไม่แน่ใจวิธีที่ดีที่สุดในการเขียนฟังก์ชันเฉพาะเพื่อให้แน่ใจว่าจะมีการใช้งานอย่างถูกต้องคุณควรอ้างถึงเทมเพลตเหล่านี้ ระบบแม่แบบได้รับการอธิบายอย่างสมบูรณ์ในส่วน การแทรกรหัส HDL จากแม่แบบที่ให้มา ในคู่มือผู้ใช้คําแนะนําการออกแบบ

สไตล์การเข้ารหัส HDL ที่แนะนํา

รูปแบบการเข้ารหัส HDL มีผลอย่างมากต่อคุณภาพของผลลัพธ์สําหรับการออกแบบตรรกะ เครื่องมือสังเคราะห์จะเพิ่มประสิทธิภาพการออกแบบ แต่เพื่อให้ได้ผลลัพธ์ที่แม่นยําคุณต้องเขียนโค้ดในรูปแบบซึ่งจะได้รับการยอมรับจากเครื่องมือสังเคราะห์ว่าเป็นโครงสร้างตรรกะเฉพาะ

นอกจากนี้ยังมีแนวทางการออกแบบที่ดีซึ่งควรปฏิบัติตามสําหรับการออกแบบตรรกะดิจิทัลทั่วไปและสําหรับอุปกรณ์ที่ใช้ LAB โดยเฉพาะ การจัดการวิธีการรีเซ็ตตรรกะความล่าช้าของไปป์ไลน์และการสร้างสัญญาณซิงโครนัสที่เหมาะสมเป็นตัวอย่างของแนวทางการออกแบบดิจิทัลที่ดี แหล่งข้อมูลบางอย่างสําหรับการเรียนรู้แนวทางปฏิบัติในการเขียนโค้ด HDL ที่ดีมีดังต่อไปนี้

แหล่งข้อมูลสําหรับแนวทางสไตล์การเข้ารหัส HDL ที่ดี

ทรัพย์สินทางปัญญา

FPGAs ® Intel สนับสนุนกลุ่มทรัพย์สินทางปัญญา (IP) ขนาดใหญ่ที่ออกแบบมาโดยเฉพาะสําหรับใช้ใน FPGAs ® Intel IP แต่ละรายการมีแบบจําลองการจําลองสําหรับการตรวจสอบการออกแบบก่อนการใช้งานอุปกรณ์ ดูลิงก์ต่อไปนี้สําหรับข้อมูลเพิ่มเติมเกี่ยวกับแกน IP ที่มีอยู่และระบบนิเวศ IP ภายในซอฟต์แวร์ Intel® Quartus® Prime

ทรัพยากรทรัพย์สินทางปัญญา

นักออกแบบแพลตฟอร์ม

เอกสารตัวออกแบบแพลตฟอร์ม

หลักสูตรการฝึกอบรมนักออกแบบแพลตฟอร์ม (เดิมคือ Qsys)

ตัวอย่างการออกแบบแพลตฟอร์ม

เอกสารไวท์เปเปอร์

3. การจําลอง

ภาพรวมการจําลอง

ซอฟต์แวร์® Prime ® Intel รองรับการจําลองการออกแบบระดับ RTL และระดับประตูในเครื่องจําลอง EDA ที่รองรับ

การจําลองเกี่ยวข้องกับ:

• การตั้งค่าสภาพแวดล้อมการทํางานของโปรแกรมจําลองของคุณ
• กําลังรวบรวมไลบรารีแบบจําลองการจําลอง
• การเรียกใช้การจําลองของคุณ

ซอฟต์แวร์® Prime ® Intel Quartus รองรับการใช้โฟลว์การจําลองแบบสคริปต์เพื่อทําให้การประมวลผลการจําลองอัตโนมัติในสภาพแวดล้อมการจําลองที่คุณต้องการ

ในซอฟต์แวร์® Prime Standard Edition ® Quartus ของ Intel คุณมีตัวเลือกในการใช้การไหลของเครื่องมือ NativeLink ซึ่งทําให้การเปิดตัวโปรแกรมจําลองที่คุณเลือกเป็นไปโดยอัตโนมัติ

โฟลว์การจําลองแบบสคริปต์

การรวมโปรแกรมจําลอง HDL เข้ากับการไหลของเครื่องมือซอฟต์แวร์® Intel อธิบายไว้ในส่วนต่อไปนี้ของคู่มือผู้ใช้ซอฟต์แวร์®ควอตัส® Intel | คู่มือ:

• การจําลองการออกแบบ FPGA ® Intel (|รุ่นโปร รุ่นมาตรฐาน)

เมื่อใช้ตัวออกแบบแพลตฟอร์มเพื่อกําหนดค่าแกนและระบบ IP สคริปต์การตั้งค่าสภาพแวดล้อมการจําลองจะถูกสร้างขึ้นสําหรับเครื่องจําลอง EDA ที่รองรับ

เมื่อสร้างระบบตัวออกแบบแพลตฟอร์มหลายระบบคุณควรเรียกใช้ "สร้างสคริปต์การตั้งค่าตัวจําลองสําหรับ IP" เพื่อสร้างสคริปต์รวมสําหรับระบบของคุณในตัวออกแบบแพลตฟอร์ม

• การสร้างสคริปต์การตั้งค่าตัวจําลองรวม (|รุ่น Pro รุ่นมาตรฐาน)

คุณสามารถรวมสคริปต์การจําลองหลัก IP ที่สร้างขึ้นไว้ในสคริปต์การจําลองระดับบนสุดที่ควบคุมการจําลองการออกแบบทั้งหมดของคุณ หลังจากรันการจําลองการตั้งค่า IP ให้ใช้ข้อมูลต่อไปนี้เพื่อคัดลอกส่วนเท็มเพลตและแก้ไขเพื่อใช้ในไฟล์สคริปต์ระดับบนสุดใหม่

• อัลเด็ค แอคทีฟ-เอชดีแอล ( โปร เอดิชั่น | รุ่นมาตรฐาน )
• อัลเด็ค ริเวียร่า-โปร ( โปร เอดิชั่น | รุ่นมาตรฐาน )
• องค์กรแผลต่อมกต้อน ( รุ่นโปร | รุ่นมาตรฐาน )
• เมนเทอร์กราฟิก* รุ่นซิม * -Intel® FPGA Edition (มาพร้อมกับซอฟต์แวร์ Intel® Quartus® Prime) ( รุ่นโปร | รุ่นมาตรฐาน )
• เมนเทอร์กราฟฟิก* รุ่นSim* - PE ( รุ่นโปร | รุ่นมาตรฐาน )
• เมนเทอร์กราฟฟิก* รุ่นSim* - SE ( รุ่นโปร | รุ่นมาตรฐาน )
• เมนเทอร์กราฟฟิก* เควสตาซิม ( ฉบับโปร | รุ่นมาตรฐาน )
• Synopsys * VCS และ VCS MX (|รุ่นโปร รุ่นมาตรฐาน)

นอกจากนี้คุณยังสามารถดูวิดีโอต่อไปนี้เพื่อเป็นแนวทางในการตั้งค่าการจําลอง

• วิธีการสร้างสคริปต์การจําลอง RTL สําหรับ Intel® Quartus ® โครงการสําคัญ ›
• รุ่นซิม*-อินเทล®การจําลองรุ่น FPGA กับ Intel® ควอตัส® รุ่นไพรม์โปร ›

โฟลว์การจําลองเนทีฟลิงค์

ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition คุณมีตัวเลือกในการใช้ NativeLink วิธีนี้ช่วยให้คุณสามารถเปิดขั้นตอนทั้งหมดที่จําเป็นในการจําลองการออกแบบของคุณโดยอัตโนมัติหลังจากแก้ไขซอร์สโค้ดหรือ IP ของคุณ

คุณสมบัติ NativeLink รวมโปรแกรมจําลอง EDA ของคุณเข้ากับซอฟต์แวร์รุ่นมาตรฐาน® Intel Quartus® โดยทําให้เป็นอัตโนมัติ:

• การสร้างไฟล์เฉพาะเครื่องจําลองและสคริปต์การจําลอง
• การคอมไพล์ไลบรารีการจําลอง
• การเปิดตัวเครื่องจําลองของคุณโดยอัตโนมัติหลังจากการวิเคราะห์ซอฟต์แวร์ Intel® Quartus® Prime และการทําอย่างละเอียดการวิเคราะห์และการสังเคราะห์หรือหลังจากการรวบรวมเต็มรูปแบบ

ทรัพยากรสําหรับเซ็ตอัพการจําลองเนทีฟลิงค์

ทรัพยากรการจําลอง

ทรัพยากรการจําลอง

ซอฟต์แวร์รุ่นมาตรฐาน®®ควอตัส Intel รองรับการจําลอง EDA เหล่านี้:

• อัลเด็ค แอคทีฟ-เอชดีแอล
• อัลเด็ค ริเวียร่า-โปร
• องค์กรแผลต่อมกต
• เมนเทอร์กราฟิก* รุ่นซิม * -Intel FPGA (มาพร้อมกับ Intel®ควอตัส®ซอฟต์แวร์นายกรัฐมนตรี)
• เมนเทอร์กราฟฟิก* รุ่นซิม* - PE
• เมนเทอร์กราฟฟิก* รุ่นซิม* - SE
• เมนเทอร์กราฟฟิก* เควสสิม
• ซินลอปซีส* วีซีเอส และ วีซีเอส เอ็มเอ็กซ์

การรวมตัวจําลอง HDL เข้ากับการไหลของเครื่องมือซอฟต์แวร์®ควอตัส® Intel อธิบายไว้ในส่วน การจําลองการออกแบบ Intel FPGA ในคู่มือผู้ใช้ Intel Quartus Prime Pro Edition: การจําลองของบุคคลที่สาม

4. การสังเคราะห์

ภาพรวมการสังเคราะห์

ขั้นตอนการสังเคราะห์ตรรกะของขั้นตอนการออกแบบซอฟต์แวร์® Intel® Quartus จะใช้รหัสระดับการถ่ายโอนการลงทะเบียน (RTL) และสร้างเน็ตลิสต์ของแบบดั้งเดิมระดับล่าง (สุทธิสุทธิหลังการสังเคราะห์) จากนั้นเน็ตลิสต์หลังการสังเคราะห์จะถูกใช้เป็นข้อมูลป้อนเข้า Fitter ซึ่งจะวางและกําหนดเส้นทางการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II รวมถึงการสังเคราะห์แบบบูรณาการขั้นสูงและอินเทอร์เฟซกับเครื่องมือสังเคราะห์ของบุคคลที่สามอื่น ๆ ซอฟต์แวร์นี้ยังมีผู้ชม netlist แผนผังที่คุณสามารถใช้เพื่อวิเคราะห์โครงสร้างของการออกแบบและดูว่าซอฟต์แวร์ตีความการออกแบบของคุณอย่างไร

ผลลัพธ์การสังเคราะห์สามารถดูได้ด้วย ผู้ชม Quartus® Netlistทั้งหลังจากการทําอย่างละเอียด RTL และหลังการทําแผนที่เทคโนโลยี

เอกสารการสังเคราะห์

การฝึกอบรมและการสาธิตการสังเคราะห์

การสังเคราะห์ระดับสูง

เครื่องมือสังเคราะห์ระดับสูง (HLS) ของ Intel ใช้คําอธิบายการออกแบบที่เขียนใน C ++ และสร้างรหัส RTL ที่ปรับให้เหมาะสมสําหรับ FPGAs ® Intel

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคอมไพเลอร์ HLS ® Intel รวมถึงเอกสาร ตัวอย่าง และหลักสูตรการฝึกอบรม ให้ดูที่หน้าการสนับสนุน HLS

เอกสาร HLS

5. ฟิตเทอร์

ฟิตเตอร์ - รุ่นโปร

ด้วยซอฟต์แวร์® Prime Pro Edition ® Intel Fitter ทํางานในขั้นตอนที่สามารถควบคุมได้เป็นรายบุคคล คุณสามารถเพิ่มประสิทธิภาพแต่ละขั้นตอนโดยการเรียกใช้เพียงขั้นตอนของกระบวนการฟิตติ้งทําซ้ําเพื่อเพิ่มประสิทธิภาพขั้นตอนนั้น

ขั้นตอนการฟิต

โดยค่าเริ่มต้น Fitter จะทํางานผ่านทุกขั้นตอน อย่างไรก็ตาม คุณสามารถวิเคราะห์ผลลัพธ์ของขั้นตอน Fitter เพื่อประเมินการออกแบบของคุณก่อนที่จะรันขั้นตอนถัดไป หรือก่อนที่จะเรียกใช้การคอมไพล์แบบเต็ม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการใช้ขั้นตอน Fitter เพื่อควบคุมคุณภาพของผลลัพธ์สําหรับการออกแบบของคุณ โปรดดูที่ส่วน เรียกใช้ Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition

คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อควบคุมระดับความพยายามของ Fitter สําหรับสิ่งต่าง ๆ เช่นการบรรจุการลงทะเบียนการลงทะเบียนการทําสําเนาและการผสานและระดับความพยายามโดยรวม สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter โปรดดูการสนทนาภายใต้ส่วน การอ้างอิงการตั้งค่า Fitter ในคู่มือผู้ใช้คอมไพเลอร์: Intel® Quartus® Prime Pro Edition

ฟิตเตอร์ - รุ่นมาตรฐาน

ในซอฟต์แวร์® Quartus® Prime Standard Edition คุณสามารถระบุการตั้งค่าหลายอย่างเพื่อกํากับระดับความพยายามของ Fitter เช่นการบรรจุการลงทะเบียนการลงทะเบียนการทําสําเนาและการผสานและระดับความพยายามโดยรวม สําหรับรายการทั้งหมดของ การตั้งค่า Fitter ให้ดูที่ หน้าวิธีใช้การตั้งค่าคอมไพเลอร์

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการตั้งค่า Fitter ให้ดูที่ การสนทนาภายใต้

• การลดเวลาการคอมไพล์ ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: คอมไพเลอร์
• ส่วนการปิดเวลาและการเพิ่มประสิทธิภาพ ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: การเพิ่มประสิทธิภาพการออกแบบ

6. การวิเคราะห์เวลา

ภาพรวมการวิเคราะห์เวลา

ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องเป็นไปตามการออกแบบเพื่อให้การทํางานได้อย่างถูกต้องและตรวจสอบเวลาที่มาถึงตามเวลาที่ต้องการเพื่อตรวจสอบเวลา

การวิเคราะห์เวลาเกี่ยวข้องกับแนวคิดพื้นฐานมากมาย: ส่วนโค้งแบบซิงโครนัส v. การมาถึงและเวลาที่ต้องการข้อกําหนดการตั้งค่าและการระงับ สิ่งเหล่านี้ถูกกําหนดไว้ในส่วน แนวคิดพื้นฐานการวิเคราะห์เวลา ของ Intel® Quartus® คู่มือผู้ใช้รุ่นมาตรฐานที่สําคัญ: เครื่องวิเคราะห์เวลา

ตัววิเคราะห์เวลาใช้ข้อจํากัดด้านเวลาของคุณและกําหนดความล่าช้าของเวลาจากผลลัพธ์ของการดําเนินการออกแบบของคุณของ Fitter ลงในอุปกรณ์เป้าหมาย

ตัววิเคราะห์เวลาต้องทํางานจากคําอธิบายที่ถูกต้องเกี่ยวกับข้อกําหนดด้านเวลาของคุณ ซึ่งแสดงเป็นข้อจํากัดด้านเวลา ส่วน การออกแบบที่ จํากัด ของคู่มือผู้ใช้รุ่นมาตรฐาน®ควอตัส® Intel: เครื่องวิเคราะห์เวลาอธิบายวิธีการเพิ่มข้อ จํากัด ของเวลาลงในไฟล์.sdc สําหรับการใช้งานโดยทั้ง Fitter และเครื่องวิเคราะห์เวลา

การปิดเวลาเป็นกระบวนการทําซ้ําของการกลั่นข้อ จํากัด ระยะเวลา ปรับพารามิเตอร์สําหรับการสังเคราะห์และ Fitter และจัดการรูปแบบเมล็ดพันธุ์ที่ฟิตขึ้น

ตัววิเคราะห์เวลา

เครื่องวิเคราะห์เวลาที่สําคัญของ Intel Quartus

ตัววิเคราะห์เวลาในซอฟต์แวร์ Intel® Quartus® Prime เป็นเครื่องมือวิเคราะห์เวลาสไตล์ ASIC ที่มีประสิทธิภาพซึ่งตรวจสอบประสิทธิภาพการกําหนดเวลาของตรรกะทั้งหมดในการออกแบบของคุณโดยใช้ข้อ จํากัด มาตรฐานอุตสาหกรรมการวิเคราะห์และวิธีการรายงาน ตัววิเคราะห์เวลาสามารถขับเคลื่อนจากส่วนติดต่อผู้ใช้แบบกราฟิกหรือจากอินเทอร์เฟซบรรทัดคําสั่งเพื่อจํากัด วิเคราะห์ และรายงานผลลัพธ์สําหรับเส้นทางการกําหนดเวลาทั้งหมดในการออกแบบของคุณ

คู่มือผู้ใช้ฉบับเต็มเกี่ยวกับเครื่องวิเคราะห์เวลาสามารถพบได้ในส่วน เรียกใช้ตัววิเคราะห์เวลา ของคู่มือผู้ใช้รุ่นมาตรฐาน® Intel Quartus: เครื่องวิเคราะห์เวลา

หากคุณยังใหม่กับการวิเคราะห์เวลาโปรดดูส่วน โฟลว์ที่แนะนําสําหรับผู้ใช้ครั้งแรก ของคู่มือผู้ใช้รุ่นมาตรฐาน® Intel quartus® Prime: เครื่องวิเคราะห์เวลา การทําเช่นนี้จะอธิบายลําดับการออกแบบแบบเต็มโดยใช้ข้อจํากัดพื้นฐาน

หลักสูตรการฝึกอบรมเครื่องวิเคราะห์เวลา

การปิดเวลา

หากตัววิเคราะห์เวลาพิจารณาว่าไม่ตรงตามข้อกําหนดเวลาของคุณการออกแบบจะต้องได้รับการปรับให้เหมาะสมสําหรับการกําหนดเวลาจนกว่าจะปิดความแตกต่างและตรงตามข้อกําหนดเวลาของคุณ

การปิดเวลาเกี่ยวข้องกับเทคนิคที่เป็นไปได้หลายประการ เทคนิคที่มีประสิทธิภาพมากที่สุดจะแตกต่างกันไปในแต่ละการออกแบบ บท ปิดและเพิ่มประสิทธิภาพเวลา ในคู่มือผู้ใช้การเพิ่มประสิทธิภาพการออกแบบ: Intel Quartus Prime Pro Edition ให้คําแนะนําที่เป็นประโยชน์มากมายเกี่ยวกับกระบวนการปิดเวลา

มีหลักสูตรการฝึกอบรมเพิ่มเติมมากมายที่จะช่วยให้คุณเข้าใจวิธีการประเมินการออกแบบของคุณสําหรับเทคนิคการปิดเวลาที่เหมาะสม

หลักสูตรการฝึกอบรมการปิดเวลา

7. การเพิ่มประสิทธิภาพการออกแบบ

ภาพรวมการปรับการออกแบบให้เหมาะสม

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II มีคุณสมบัติที่หลากหลายเพื่อช่วยให้คุณเพิ่มประสิทธิภาพการออกแบบของคุณสําหรับพื้นที่และเวลา ส่วนนี้มีแหล่งข้อมูลที่จะช่วยคุณในเทคนิคการเพิ่มประสิทธิภาพการออกแบบและเครื่องมือ

ซอฟต์แวร์® Prime และ Quartus® II ของ Intel® นําเสนอการเพิ่มประสิทธิภาพ netlist สังเคราะห์ทางกายภาพเพื่อเพิ่มประสิทธิภาพการออกแบบให้ไกลกว่ากระบวนการรวบรวมมาตรฐาน การสังเคราะห์ทางกายภาพช่วยปรับปรุงประสิทธิภาพของการออกแบบของคุณโดยไม่คํานึงถึงเครื่องมือสังเคราะห์ที่ใช้

เอกสารประกอบการสนับสนุนการเพิ่มประสิทธิภาพ

หลักสูตรการฝึกอบรมการเพิ่มประสิทธิภาพการออกแบบ

เครื่องมือเพิ่มประสิทธิภาพการออกแบบ

ซอฟต์แวร์ Intel® Quartus® Prime มีเครื่องมือที่นําเสนอการออกแบบของคุณในรูปแบบภาพ เครื่องมือเหล่านี้ช่วยให้คุณสามารถวินิจฉัยพื้นที่ที่มีปัญหาในการออกแบบของคุณในแง่ของความไร้ประสิทธิภาพทางตรรกะหรือทางกายภาพ

• คุณสามารถใช้ Netlist Viewers เพื่อดูการแสดงแผนผังของการออกแบบของคุณในหลายขั้นตอนในกระบวนการดําเนินการ: ก่อนการสังเคราะห์หลังจากการสังเคราะห์และหลังสถานที่และเส้นทาง สิ่งนี้ช่วยให้คุณสามารถยืนยันความตั้งใจในการออกแบบของคุณในแต่ละขั้นตอน
• ตัววางแผนพาร์ติชันการออกแบบช่วยให้คุณเห็นภาพและแก้ไขรูปแบบการแบ่งพาร์ติชันของการออกแบบโดยการแสดงข้อมูลเวลาความหนาแน่นของการเชื่อมต่อสัมพัทธ์และการจัดวางพาร์ติชันทางกายภาพ คุณสามารถค้นหาพาร์ติชันในตัวแสดงอื่น หรือปรับเปลี่ยนหรือลบพาร์ติชันได้
• ด้วย Chip Plannerคุณสามารถกําหนดแผนชั้นทําการวิเคราะห์พลังงานและแสดงภาพเส้นทางที่สําคัญและความแออัดของเส้นทาง ตัววางแผนพาร์ติชันการออกแบบและตัววางแผนชิปช่วยให้คุณสามารถแบ่งพาร์ติชันและจัดเค้าโครงการออกแบบของคุณได้ในระดับที่สูงขึ้น
• Design Space Explorer II (DSE) ทําการค้นหาการตั้งค่าที่ให้ผลลัพธ์ที่ดีที่สุดในการออกแบบแต่ละแบบโดยอัตโนมัติ DSE สํารวจพื้นที่การออกแบบของคุณใช้เทคนิคการเพิ่มประสิทธิภาพต่างๆและวิเคราะห์ผลลัพธ์เพื่อช่วยให้คุณค้นพบการตั้งค่าที่ดีที่สุดสําหรับการออกแบบของคุณ

การใช้เครื่องมือเหล่านี้สามารถช่วยคุณเพิ่มประสิทธิภาพการใช้งานอุปกรณ์

ผู้ชมเน็ตลิสต์

ผู้ชมเน็ตลิสต์ซอฟต์แวร์®® Quartus Prime ของ Intel ให้วิธีที่มีประสิทธิภาพในการดูการออกแบบของคุณในหลายขั้นตอน การตรวจสอบข้ามเป็นไปได้ด้วยมุมมองการออกแบบอื่น ๆ : คุณสามารถเลือกรายการและไฮไลต์ในหน้าต่างตัววางแผนชิปและออกแบบโปรแกรมดูไฟล์

• ตัวแสดง RTLแสดงตรรกะและการเชื่อมต่อที่อนุมานโดยซินธิไซเซอร์หลังจากการทําอย่างละเอียดของลําดับชั้นและบล็อกตรรกะที่สําคัญ คุณสามารถใช้ RTL Viewer เพื่อตรวจสอบการออกแบบของคุณด้วยสายตาก่อนการจําลองหรือกระบวนการตรวจสอบอื่นๆ
• ตัวแสดงแผนที่เทคโนโลยี (หลังการทําแผนที่)สามารถช่วยคุณค้นหาโหนดในรายการสุทธิของคุณหลังจากการสังเคราะห์ แต่ก่อนสถานที่และเส้นทาง
• ตัวแสดงแผนที่เทคโนโลยี (หลังฟิตติ้ง) จะแสดงรายชื่อสุทธิหลังสถานที่และเส้นทาง สิ่งนี้อาจแตกต่างจากรายการสุทธิหลังการแมปเนื่องจาก fitter อาจเพิ่มประสิทธิภาพเพื่อให้เป็นไปตามข้อ จํากัด ในระหว่างการเพิ่มประสิทธิภาพทางกายภาพ

ผู้ชมเน็ตลิสต์และเครื่องสถานะ จํากัด

ดูการสาธิตของซอฟต์แวร์® Quartus Netlist Viewer และโปรแกรมดูเครื่องสถานะ จํากัด ในวิดีโอด้านล่าง

แหล่งข้อมูลของผู้ชมเน็ตลิสต์

ตัววางแผนชิป

การวิเคราะห์แผนผังชั้นการออกแบบช่วยในการปิดเวลาและรับประกันประสิทธิภาพที่ดีที่สุดในการออกแบบที่ซับซ้อนสูง ตัววางแผนชิปในซอฟต์แวร์® Prime ® Quartus ของ Intel ช่วยให้คุณปิดเวลาได้อย่างรวดเร็วในการออกแบบของคุณ คุณสามารถใช้ตัววางแผนชิปร่วมกับภูมิภาคล็อคตรรกะเพื่อรวบรวมการออกแบบของคุณตามลําดับชั้นและช่วยในการวางแผนพื้น นอกจากนี้ ให้ใช้พาร์ติชันเพื่อรักษาผลลัพธ์การจัดวางและการกําหนดเส้นทางจากการทํางานการคอมไพล์แต่ละรายการ

คุณสามารถทําการวิเคราะห์การออกแบบรวมทั้งสร้างและเพิ่มประสิทธิภาพแผนการออกแบบด้วย Chip Planner เมื่อต้องการกําหนด I/O ให้ใช้ตัววางแผนพิน

ทรัพยากรตัววางแผนชิป

ออกแบบตัวสํารวจพื้นที่ II

Design Space Explorer II (DSE) ช่วยให้คุณสามารถสํารวจพารามิเตอร์ต่างๆ ที่มีอยู่สําหรับการคอมไพล์การออกแบบ

คุณสามารถใช้ DSE เพื่อจัดการการคอมไพล์หลายรายการด้วยพารามิเตอร์ที่แตกต่างกันเพื่อค้นหาชุดพารามิเตอร์ที่ดีที่สุดที่ช่วยให้คุณบรรลุการปิดเวลา

ออกแบบทรัพยากรตัวสํารวจพื้นที่ II

8. การดีบักบนชิป

ภาพรวมการดีบักบนชิป

เมื่อ FPGA เพิ่มประสิทธิภาพขนาดและความซับซ้อนกระบวนการตรวจสอบอาจกลายเป็นส่วนสําคัญของวงจรการออกแบบ FPGA เพื่อบรรเทาความซับซ้อนของกระบวนการตรวจสอบ Intel มีพอร์ตโฟลิโอของเครื่องมือการดีบักบนชิป เครื่องมือการดีบักบนชิปช่วยให้สามารถจับภาพโหนดภายในในการออกแบบของคุณแบบเรียลไทม์เพื่อช่วยให้คุณตรวจสอบการออกแบบของคุณได้อย่างรวดเร็วโดยไม่ต้องใช้อุปกรณ์ภายนอกเช่นเครื่องวิเคราะห์ตรรกะแบบตั้งม้านั่งหรือเครื่องวิเคราะห์โปรโตคอล สิ่งนี้สามารถบรรเทาจํานวนพินที่จําเป็นสําหรับการตรวจสอบสัญญาณระดับบอร์ด สําหรับคําแนะนําเกี่ยวกับเครื่องมือทั้งหมดในพอร์ตโฟลิโอดีบัก โปรดดูที่ส่วน เครื่องมือการดีบักระบบ ในคู่มือผู้ใช้เครื่องมือดีบัก: Intel® Quartus® Prime Pro Edition

• คอนโซลระบบ - การใช้ล่าม Tcl คอนโซลระบบนําเสนออินเทอร์เฟซแบบสคริปต์ระหว่างเวิร์กสเตชันและส่วนประกอบของตัวออกแบบแพลตฟอร์มบนอุปกรณ์ของคุณ
• ชุดเครื่องมือรับส่งสัญญาณ - ทดสอบและปรับแต่งคุณภาพสัญญาณเชื่อมโยงตัวรับส่งสัญญาณ
• ตัววิเคราะห์ตรรกะการแตะสัญญาณ - ใช้ทรัพยากร FPGA ภายในเครื่องเพื่อสุ่มตัวอย่างโหนดทดสอบและแสดงผลข้อมูลผ่านการแสดงรูปคลื่นกราฟิกใน GUI ซอฟต์แวร์ Intel Quartus Prime
• โพรบสัญญาณ - กําหนดเส้นทางสัญญาณภายในไปยังหมุด I/O เพื่อเพิ่มเส้นทางสําหรับการตรวจสอบ
• อินเทอร์เฟซตัววิเคราะห์ตรรกะ - มัลติเพล็กซ์ชุดสัญญาณไปยังพิน I / O สํารองจํานวนเล็กน้อยสําหรับการตรวจสอบ
• แหล่งข้อมูลและโพรบในระบบ - ไดรฟ์และค่าตรรกะตัวอย่างโดยใช้ JTAG
• ตัวแก้ไขเนื้อหาหน่วยความจําในระบบ - แสดงและแก้ไขหน่วยความจําบนชิป
• อินเทอร์เฟซ JTAG เสมือน - อนุญาตให้สื่อสารกับอินเทอร์เฟซ JTAG

การดีบักหน่วยความจําภายนอกได้รับการอํานวยความสะดวกโดยชุดเครื่องมืออินเทอร์เฟซหน่วยความจํา Extermalซึ่งมีรายละเอียดในศูนย์สนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก

ชุดเครื่องมือรับส่งสัญญาณมีสิ่งอํานวยความสะดวกมากมายในการตรวจสอบคุณภาพและประสิทธิภาพของสัญญาณรับส่งสัญญาณ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับชุดเครื่องมือนี้ ให้ดูที่หน้า ผลิตภัณฑ์ชุดเครื่องมือรับส่งสัญญาณ

ตัวอย่างการดีบักบนชิป

ตัวอย่างการออกแบบดีบักบนชิป

ต่อไปนี้เป็นตัวอย่างบางส่วนที่จะช่วยคุณใช้ประโยชน์จากคุณลักษณะที่มีอยู่สําหรับสถานการณ์ดีบักทั่วไป

• ตัวอย่างการออกแบบการไหลทริกเกอร์แบบทริกเกอร์แบบ StateTap II ของตัววิเคราะห์ตรรกะ ›
• ตัวอย่างแหล่งข้อมูลและโพรบในระบบ ›
• ตัวอย่างชุดเครื่องมือรับส่งสัญญาณสําหรับ Stratix® V GX, Arria® V GX / GT, พายุไซโคลน® V GX / GT และ Stratix® อุปกรณ์ IV GX / GT ›
• ตัวอย่างการออกแบบคอนโซลระบบ (.qar Quartus®รูปแบบการเก็บถาวรซอฟต์แวร์)

การดีบักบนชิป - หลักสูตรการฝึกอบรม

หลักสูตรการฝึกอบรมการดีบักแบบออนชิป

การดีบักบนชิป - ทรัพยากรอื่น ๆ

ดีบักบนชิป - ทรัพยากรอื่น ๆ

หัวข้อขั้นสูง

โฟลว์การออกแบบแบบบล็อก

ซอฟต์แวร์การออกแบบ® Prime Pro Edition ® Intel นําเสนอขั้นตอนการออกแบบตามบล็อก มีสองประเภทคือโฟลว์การรวบรวมและการนําบล็อกการออกแบบกลับมาใช้ใหม่แบบบล็อกที่เพิ่มขึ้นซึ่งช่วยให้ทีมพัฒนาที่มีความหลากหลายทางภูมิศาสตร์ของคุณทํางานร่วมกันในการออกแบบ

การคอมไพล์แบบบล็อกแบบเพิ่มหน่วย กําลังรักษาหรือล้างพาร์ติชันภายในโครงการ สิ่งนี้ทํางานร่วมกับพาร์ติชันหลักและไม่จําเป็นต้องมีไฟล์เพิ่มเติมหรือการวางแผนพื้น พาร์ติชันสามารถล้างเก็บรักษาไว้ที่แหล่งที่มาการสังเคราะห์และสแนปช็อตสุดท้าย

ลําดับ การนําบล็อกการออกแบบกลับมาใช้ ใหม่ช่วยให้คุณสามารถนําบล็อกของการออกแบบในโครงการอื่นมาใช้ใหม่ได้ด้วยการสร้าง รักษา และส่งออกพาร์ติชัน ด้วยคุณสมบัตินี้คุณสามารถคาดหวังว่าจะมีโมดูลปิดเวลาระหว่างทีมต่างๆ

ทรัพยากรการออกแบบแบบบล็อก

• ส่วนโฟลว์การออกแบบแบบบล็อกในคู่มือผู้ใช้รุ่น®ควอตัส® Prime Pro
• บทช่วยสอน: Intel® FPGA บล็อกการออกแบบไหลนํากลับมาใช้ใหม่ (Intel® Arria® 10 GX, Intel® ควอตัส® ซอฟต์แวร์นายกรัฐมนตรี v17.1) ›
• แฟ้มงานออกแบบ (.zip) ›
• การฝึกอบรม: ออกแบบบล็อกนํามาใช้ใหม่ (OBBDR100) ›
• การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 1 จาก 3) (OIBBC100) ›
• การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 2 จาก 3) (OIBBC101) ›
• การฝึกอบรม: การรวบรวมบล็อกแบบเพิ่มหน่วย (ตอนที่ 3 จาก 3) (OIBBC102) ›

คอมไพล์ใหม่อย่างรวดเร็ว

Rapid Recompile ช่วยให้สามารถนําการสังเคราะห์ก่อนหน้านี้กลับมาใช้ใหม่และผลลัพธ์ที่พอดีเมื่อเป็นไปได้และไม่ประมวลผลบล็อกการออกแบบที่ไม่เปลี่ยนแปลง Rapid Recompile สามารถลดเวลาในการรวบรวมทั้งหมดหลังจากทําการเปลี่ยนแปลงการออกแบบขนาดเล็ก Rapid Recompile รองรับการเปลี่ยนแปลง ECO ที่ใช้งานได้บน HDL และช่วยให้คุณสามารถลดเวลาในการคอมไพล์ของคุณในขณะที่รักษาประสิทธิภาพของตรรกะที่ไม่เปลี่ยนแปลง

คอมไพล์ใหม่อย่างรวดเร็ว - ทรัพยากรสนับสนุน

การกําหนดค่าใหม่บางส่วน

การกําหนดค่าใหม่บางส่วน (PR) ช่วยให้คุณสามารถกําหนดค่าบางส่วนของ FPGA แบบไดนามิกในขณะที่การออกแบบ FPGA ที่เหลือยังคงทํางานต่อไป

คุณสามารถสร้างบุคคลหลายคนสําหรับภูมิภาคของอุปกรณ์ของคุณและกําหนดค่าภูมิภาคนั้นใหม่โดยไม่ส่งผลกระทบต่อการดําเนินงานในพื้นที่นอกบุคคลนั้น

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการกําหนดค่าใหม่บางส่วน ให้ดูที่หน้า การกําหนดค่าใหม่บางส่วน

เขียน สคริปต์

ซอฟต์แวร์ Intel® Quartus® Prime และ Quartus® II รวมถึงการสนับสนุนการเขียนสคริปต์ที่ครอบคลุมสําหรับโฟลว์การออกแบบสคริปต์บรรทัดคําสั่งและเครื่องมือ (Tcl) แยกไฟล์ปฏิบัติการสําหรับแต่ละขั้นตอนของขั้นตอนการออกแบบซอฟต์แวร์เช่นการสังเคราะห์การปรับให้เหมาะสมและการวิเคราะห์เวลารวมถึงตัวเลือกสําหรับการตั้งค่าทั่วไปและการทํางานทั่วไป อินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชันสคริปต์ Tcl (API) ประกอบด้วยคําสั่งที่ครอบคลุมฟังก์ชันพื้นฐานถึงขั้นสูง

การเขียนสคริปต์บรรทัดคําสั่ง

คุณสามารถใช้ไฟล์ปฏิบัติการบรรทัดคําสั่งซอฟต์แวร์® Quartus® Prime หรือ Quartus® II ในไฟล์แบทช์สคริปต์เชลล์ไฟล์และสคริปต์อื่น ๆ ตัวอย่างเช่น ใช้คําสั่งต่อไปนี้เพื่อคอมไพล์โครงการที่มีอยู่

$ quartus_sh --การคอมไพล์โฟลว์

การเขียนสคริปต์ Tcl

ใช้ Tcl API สําหรับงานใดๆ ต่อไปนี้:

• การสร้างและการจัดการโครงการ
• การมอบหมาย
• การรวบรวมการออกแบบ
• กําลังแยกข้อมูลรายงาน
• ทําการวิเคราะห์เวลา

คุณสามารถเริ่มต้นด้วยตัวอย่างบางส่วนในหน้าเว็บตัวอย่างซอฟต์แวร์® II ของ Quartus แหล่งข้อมูลอื่น ๆ อีกมากมายแสดงอยู่ด้านล่าง

ทรัพยากรการเขียนสคริปต์

OpenCL และโลโก้ OpenCL เป็นเครื่องหมายการค้าของ Apple Inc. ที่ใช้โดยได้รับอนุญาตจาก Khronos