คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G

คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G ทำงานตามมาตรฐาน IEEE 802.3ba-2010 อีเธอร์เน็ต 40 Gbps คือมาตรฐานอุตสาหกรรม และรองรับการทำงานของ media access control (MAC) และ PHY (PCS+PMA) สามารถให้เอฟพีจีเอ Intel® เชื่อมต่ออินเตอร์เฟซไปยังอุปกรณ์อื่นๆ ผ่านโมดูลรับส่งสัญญาณแบบ Copper หรือแบบออปติคัล IP รองรับมาตรฐาน IEEE 1588 v2 พร้อม timestamp สองขั้นตอน และมี backplain capacity รองรับสำหรับเอฟพีจีเอ Intel® Stratix® หรือ Intel® Arria® อย่างหลากหลาย

อ่านคู่มือผู้ใช้ฟังก์ชัน Megacore MAC และ PHY Ethernet 40- และ 100-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ IP เอฟพีจีเอ Intel® Ethernet 40G E-Tile การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้คอร์ IP Intel® Stratix 10 Ethernet 40-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้คอร์ IP Ethernet 40-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ฟังก์ชัน MegaCore MAC และ PHY Ethernet 40- และ 100-Gbps ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 Low Latency 40G Ethernet ความหน่วงต่ำ ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ 40G Ethernet ความหน่วงต่ำ ›

คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G

คุณสมบัติ

  • สอดคล้องกับมาตรฐานอีเธอร์เน็ต IEEE 802.3ba-2010 40 Gbps
  • Hard IP ของ XLAUI physical medium attachment (PMA) และอินเตอร์เฟซภายนอกประกอบด้วยแต่ละเลนตัวรับส่งสัญญาณแบบอนุกรมซึ่งทำงานที่ 10.3125 Gbps
  • Soft IP 40GbE เลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) ที่ใช้งานในแฟบริก FPGA
  • 40GbE MAC soft IP พร้อมชุดคุณสมบัติที่กำหนดค่าได้
  • ตัวเลือกที่รองรับ:
  • 40GbE
  • MAC+PHY, PHY เท่านั้นหรือ MAC เท่านั้น
  • ตัวรับส่งสัญญาณพร้อมตัวรับสัญญาณ (ฟูลดูเพล็กซ์) ตัวรับส่งสัญญาณเท่านั้นหรือตัวรับสัญญาณเท่านั้น
  • ฮาร์ดแวร์ผ่านการตรวจสอบเพื่อรองรับ Wire Speed Traffic 40 Gbps เต็มพิกัด
  • จอภาพอัตราความผิดพลาดบิต PCS (BER)
  • ตัวสร้างและตัวตรวจสอบรูปแบบการทดสอบ PCS ที่ตั้งโปรแกรมได้
  • Deficit Idle Count (DIC)
  • การควบคุมการไหลอีเธอร์เน็ตอัตโนมัติ
  • ตัวรับส่งสัญญาณ MAC ที่ตั้งโปรแกรมได้ (TX) การแทรกการตรวจสอบความซ้ำซ้อนของวัฏจักร (CRC) และการถอด CRC ของเครื่องรับ (RX)
  • ความยาวเฟรมรับสูงสุดที่ตั้งโปรแกรมได้สูงถึง 9,600 ไบต์
  • การกรองแพ็คเกต MAC address และเครื่องรับ (RX) ที่ตั้งโปรแกรมได้ตามที่อยู่ MAC
  • โหมดการทำงาน MAC แบบ Promiscuous (transparent) และ non-promiscuous (filtered)
  • การกรองเฟรม MAC ที่รับที่ตั้งโปรแกรมได้ด้วย CRC เฟรมผิดพลาด oversized และ undersized
  • รับการกรองเฟรมควบคุม (pause control และ/หรือ non-pause control)
  • รับการถอดแผ่นที่ผู้ใช้ควบคุมได้
  • ส่งแผ่นแทรกอัตโนมัติ
  • สัญญาณส่งออกสถานะค่าสถิติสำหรับการใช้ตัวนับสถิติภายนอก
  • ตัวเลือกโมดูลตัวนับสถิติ 64 บิตสำหรับ RMON (RFC 2819), MIB ประเภทอีเธอร์เน็ต (RFC 3635) และ MIB กลุ่มอินเตอร์เฟซ (RFC 2863)
  • สัญญาณ Link Fault ที่ตั้งโปรแกรมได้
  • ตัวเลือก Preamble Pass Through
  • Avalon® Streaming Interface (Avalon-ST) สำหรับพาธข้อมูล MAC ไปยังไคลเอนต์แอปพลิเคชันพร้อม Start of Packet (SOP) ในเลน 64 บิต 0 ของไบต์ที่สำคัญที่สุด (MSB) เมื่อใช้ตัวเลือกอแดปเตอร์ (256 บิตที่ 312.5+ MHz)
  • อินเตอร์เฟซการสตรีมที่กำหนดเองพร้อม SOP บนเลน MSB 64 บิตที่สามารถใช้ได้เมื่อไม่มีการใช้ตัวเลือกอแดปเตอร์
  • อินเตอร์เฟซ Avalon® Memory Mapped (Avalon-MM) 32 บิตสำหรับการควบคุมและตรวจสอบ MAC, PCS, PMA และโมดูลออปติคอลภายนอก
  • Management data input/output (MDIO) หรืออินเตอร์เฟซแบบอนุกรม 2-wire สำหรับการจัดการโมดูลออปติคอลที่แตกต่างกัน
  • การทดสอบ Passed functional และ performance ด้วยอุปกรณ์การทดสอบอีเธอร์เน็ต 40/100Gb

เมตริกคุณภาพ IP

เบื้องต้น

ความหน่วงต่ำ

ปีที่ IP เปิดตัวครั้งแรก

2011

2014

รองรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชันแรก

16.1

16.1

รหัสการสั่งซื้อ

IP-40GEMAC

IP-40GEPHY

IP-40GEMACPHY

IP-40BASEKR4PHY

IP-40GEUMACPHY: 40G Ethernet MAC และ PHY ความหน่วงแฝงต่ำ

IP-40GEUMACPHYF: 40G Ethernet MAC & PHY พร้อม 1588 ความหน่วงแฝงต่ำ

IP-40GBASEKR4PHY: 40G Ethernet MAC & 40GBASE-KRPHY พร้อม FEC ความหน่วงแฝงต่ำ

IP40GU: 40-GE Intel Stratix 10 IP ความหน่วงแฝงต่ำ

IP-40GETILEMAC: E-Tile 4-G Ethernet Intel FPGA IP ความหน่วงแฝงต่ำ

สถานะ

การผลิต

การผลิต

สินค้าส่งมอบ

ความหน่วงต่ำ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

ไฟล์ Readme

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

Y

ภาษาต้นทาง

Verilog

Verilog

ภาษา Testbench

มีไดรเวอร์ซอฟต์แวร์ให้

N

N

รองรับระบบปฏิบัติการไดรเวอร์

การปรับใช้

ความหน่วงต่ำ

อินเตอร์เฟซสำหรับผู้ใช้

Avalon®-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

Avalon-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

N

การตรวจรับรอง

ความหน่วงต่ำ

รองรับการจำลอง

Mentor Graphics*, Synopsys*, Cadence*

Mentor Graphics*, Synopsys*, Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Arria 10

Intel Arria 10, Intel Stratix 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

N

หากมี มีการทดสอบใดบ้าง

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

หากมี ระบุวันที่ที่ดำเนินการ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

N

Y

ความสามารถในการใช้งานร่วมกัน

ความหน่วงต่ำ

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

N

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX

มีรายงานการทำงานร่วมกัน

N

N
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่มขึ้น แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์