คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G

คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G ทำงานตามมาตรฐาน IEEE 802.3ba-2010 อีเธอร์เน็ต 40 Gbps คือมาตรฐานอุตสาหกรรม และรองรับการทำงานของ media access control (MAC) และ PHY (PCS+PMA) สามารถให้เอฟพีจีเอ Intel® เชื่อมต่ออินเตอร์เฟซไปยังอุปกรณ์อื่นๆ ผ่านโมดูลรับส่งสัญญาณแบบ Copper หรือแบบออปติคัล IP รองรับมาตรฐาน IEEE 1588 v2 พร้อม timestamp สองขั้นตอน และมี backplain capacity รองรับสำหรับเอฟพีจีเอ Intel® Stratix® หรือ Intel® Arria® อย่างหลากหลาย

อ่านคู่มือผู้ใช้ฟังก์ชัน Megacore MAC และ PHY Ethernet 40- และ 100-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ IP เอฟพีจีเอ Intel® Ethernet 40G E-Tile การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้คอร์ IP Intel® Stratix 10 Ethernet 40-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้คอร์ IP Ethernet 40-Gbps การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ฟังก์ชัน MegaCore MAC และ PHY Ethernet 40- และ 100-Gbps ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 Low Latency 40G Ethernet ความหน่วงต่ำ ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ 40G Ethernet ความหน่วงต่ำ ›

คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 40G

เมตริกคุณภาพ IP

เบื้องต้น

ความหน่วงต่ำ

ปีที่ IP เปิดตัวครั้งแรก

2011

2014

รองรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชันแรก

16.1

16.1

รหัสการสั่งซื้อ

IP-40GEMAC

IP-40GEPHY

IP-40GEMACPHY

IP-40BASEKR4PHY

IP-40GEUMACPHY: 40G Ethernet MAC และ PHY ความหน่วงแฝงต่ำ

IP-40GEUMACPHYF: 40G Ethernet MAC & PHY พร้อม 1588 ความหน่วงแฝงต่ำ

IP-40GBASEKR4PHY: 40G Ethernet MAC & 40GBASE-KRPHY พร้อม FEC ความหน่วงแฝงต่ำ

IP40GU: 40-GE Intel Stratix 10 IP ความหน่วงแฝงต่ำ

IP-40GETILEMAC: E-Tile 4-G Ethernet Intel FPGA IP ความหน่วงแฝงต่ำ

สถานะ

การผลิต

การผลิต

สินค้าส่งมอบ

ความหน่วงต่ำ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

ไฟล์ Readme

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

Y

ภาษาต้นทาง

Verilog

Verilog

ภาษา Testbench

มีไดรเวอร์ซอฟต์แวร์ให้

N

N

รองรับระบบปฏิบัติการไดรเวอร์

การปรับใช้

ความหน่วงต่ำ

อินเตอร์เฟซสำหรับผู้ใช้

Avalon®-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

Avalon-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

N

การตรวจรับรอง

ความหน่วงต่ำ

รองรับการจำลอง

Mentor Graphics*, Synopsys*, Cadence*

Mentor Graphics*, Synopsys*, Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Arria 10

Intel Arria 10, Intel Stratix 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

N

หากมี มีการทดสอบใดบ้าง

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

หากมี ระบุวันที่ที่ดำเนินการ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

N

Y

ความสามารถในการใช้งานร่วมกัน

ความหน่วงต่ำ

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

N

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX

มีรายงานการทำงานร่วมกัน

N

N