ศูนย์สนับสนุน DisplayPort IP
ศูนย์สนับสนุน DisplayPort IP ให้ข้อมูลวิธีการเลือก ออกแบบ และปรับใช้ DisplayPort IP Core
ศูนย์สนับสนุน DisplayPort IP ได้รับการจัดระเบียบตามขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อวางแผน เลือก ออกแบบ ใช้งาน และตรวจสอบคอร์ DisplayPort IP ของคุณสําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Agilex™ 3, Stratix® 10, Arria® 10 และ Cyclone® 10 นอกจากนี้ยังมีแนวทางวิธีนําระบบของคุณมาใช้และดีบักลิงก์ DisplayPort หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ DisplayPort ตั้งแต่ต้นจนจบ
รับการสนับสนุนเพิ่มเติมสําหรับการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 7 FPGA, การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 5 FPGA และการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 3 FPGA ทีละขั้นตอนสําหรับขั้นตอนการพัฒนามาตรฐานการท่องทรัพยากรและเอกสารที่สําคัญ
สําหรับอุปกรณ์อื่นๆ ให้ค้นหาคอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์
1. การเลือกอุปกรณ์และ IP
คุณสมบัติใดที่รองรับใน DisplayPort IP
ลักษณะเด่น | |
---|---|
คุณสมบัติคอร์ DisplayPort IP |
ส่งข้อมูลโดยใช้แพ็กเก็ตข้อมูลสตรีมสํารอง |
แอพพลิเคชั่นทั่วไป |
|
รองรับตระกูลอุปกรณ์ |
|
เครื่องมือการออกแบบ |
|
โน้ต: คุณสมบัติ High-bandwidth Digital Content Protection (HDCP) จะไม่มีรวมอยู่ในซอฟต์แวร์ Quartus® Prime Pro Edition สําหรับข้อมูลเพิ่มเติมโปรดดู Ip คอร์ Interface Protocols |
ฉันควรใช้ตระกูลอุปกรณ์ FPGA ใด
อัตราการเชื่อมต่อที่รองรับโดยตระกูลอุปกรณ์
ตารางด้านล่างจะแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Arria® V และ Cyclone® V โดยใช้ M10K อุปกรณ์ Arria® 10, Stratix® 10 และ Stratix® V โดยใช้ M20K
ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา
ตระกูลอุปกรณ์ | สัญลักษณ์คู่ (โหมด 20 บิต) |
สัญลักษณ์ Quad (โหมด 40 บิต) |
FPGA เกรดความเร็ว Fabric |
---|---|---|---|
Agilex™ 7 (F-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10 |
1, 2, 3* |
Stratix® 10 (H-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10, UHBR20 (รองรับเบื้องต้นเท่านั้น) |
1, 2, 3* |
Stratix® 10 (L-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2, 3* |
Arria® 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
Cyclone® 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
Arria® V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
ระดับความเร็วที่รองรับ |
Cyclone® V |
RBR, HBR |
RBR, HBR |
ระดับความเร็วที่รองรับ |
หมายเหตุ: การสนับสนุนแบบมีเงื่อนไขสําหรับ Agilex™ 7, Arria® 10 และ Stratix® 10 FPGA Fabric เกรด 3 ติดต่อตัวแทนขาย Altera ของคุณสําหรับข้อมูลเพิ่มเติม |
คอร์ IP FPGA การใช้งานทรัพยากร displayPort FPGA คืออะไร
ประสิทธิภาพและการใช้ทรัพยากร
ข้อมูลการใช้งานทรัพยากรบ่งชี้ถึงประสิทธิภาพที่คาดหวังโดยทั่วไปสําหรับ DisplayPort FPGA IP
ตารางด้านล่างแสดงรายการทรัพยากรและประสิทธิภาพที่คาดไว้สําหรับรูปแบบที่เลือก รับผลลัพธ์โดยใช้ซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 20.2 สําหรับอุปกรณ์ต่อไปนี้:
- Agilex™ F-tile (AGIB027R31B1E2VR0)
- Stratix® 10 (1SG280HU1F50E2VGS1)
- Arria® 10 (10AX115S2F45I1SG)
- Cyclone® 10 GX (10CX220YF780E5G)
การใช้ทรัพยากร IP FPGA DisplayPort 1.4
ตารางด้านล่างจะแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Agilex™ 7, Arria® 10, Cyclone® 10 GX และ Stratix® 10 โดยใช้ M20K ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา, 4 พิกเซลต่อสัญญาณนาฬิกาสําหรับ Agilex™ 7
อุปกรณ์ |
กระแส |
ทิศทาง |
สัญลักษณ์ต่อ นาฬิกา |
ทาน |
ลอจิกรีจิสเตอร์ ประถม |
ลอจิกรีจิสเตอร์ รอง |
บิตหน่วยความจํา |
ความจำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
Agilex™ 7 |
SST |
RX |
ควอด |
7040 |
11781 |
- |
18368 |
18 |
SST |
TX |
ควอด |
7600 |
10149 |
- |
26576 |
29 |
|
Stratix® 10 |
SST (สตรีมเดี่ยว) |
RX |
ทวิพจน์ |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
RX |
ควอด |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
TX |
ทวิพจน์ |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (สตรีมเดี่ยว) |
TX |
ควอด |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
Arria® 10 |
SST (สตรีมเดี่ยว) |
RX |
ทวิพจน์ |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
RX |
ควอด |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
TX |
ทวิพจน์ |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (สตรีมเดี่ยว) |
TX |
ควอด |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
MST |
RX |
ควอด |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 สตรีม) |
TX |
ควอด |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
Cyclone® 10 GX |
SST (สตรีมเดี่ยว) |
RX |
ทวิพจน์ |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
RX |
ควอด |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
TX |
ทวิพจน์ |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (สตรีมเดี่ยว) |
TX |
ควอด |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
MST |
RX |
ทวิพจน์ |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 สตรีม) |
TX |
ควอด |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
การใช้ทรัพยากร IP FPGA DisplayPort 2.0
ตารางด้านล่างแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Stratix® 10 โดยใช้ M20K จํานวนทรัพยากรของ DP2.0 จะรวมจํานวนทรัพยากรสําหรับ DP1.4 ด้วย ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 4 พิกเซลต่อสัญญาณนาฬิกา
อุปกรณ์ |
กระแส |
ทิศทาง |
สัญลักษณ์ต่อ นาฬิกา |
ทาน |
ลอจิกรีจิสเตอร์ ประถม |
ลอจิกรีจิสเตอร์ รอง |
ความจำ บิต |
ความจำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
Stratix® 10 |
MST (1 สตรีม) |
RX |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 สตรีม) |
TX |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 สตรีม) |
RX |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 สตรีม) |
TX |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
การใช้ทรัพยากร HDCP
ตารางแสดงรายการข้อมูลทรัพยากร HDCP สําหรับ DisplayPort FPGA IP ด้วยการกําหนดค่าของ SST (สตรีมเดี่ยว) และที่เลนสูงสุด 4 การกําหนดค่าสําหรับอุปกรณ์ Arria® 10 และ Stratix® 10
อุปกรณ์ |
HDCP IP |
รองรับการจัดการคีย์ HDCP |
สัญลักษณ์ต่อสัญญาณนาฬิกา |
ทาน |
ALUT เชิง Combinatorial |
ลอจิกรีจิสเตอร์ |
หน่วยความจํา M20K |
DSP |
---|---|---|---|---|---|---|---|---|
Stratix® 10 |
HDCP 2.3 TX |
0 |
ทวิพจน์ |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
ควอด |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
ทวิพจน์ |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
ควอด |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
ทวิพจน์ |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
ควอด |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
ทวิพจน์ |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
ควอด |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
ทวิพจน์ |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
ควอด |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
ทวิพจน์ |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
ควอด |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
ทวิพจน์ |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
ควอด |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
ทวิพจน์ |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
ควอด |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
Arria® 10 |
HDCP 2.3 TX |
0 |
ทวิพจน์ |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
ควอด |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
ทวิพจน์ |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
ควอด |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
ทวิพจน์ |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
ควอด |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
ทวิพจน์ |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
ควอด |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
ทวิพจน์ |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
ควอด |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
ทวิพจน์ |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
ควอด |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
ทวิพจน์ |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
ควอด |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
ทวิพจน์ |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
ควอด |
3,677 |
5,472 |
5,604 |
5 |
0 |
2.ขั้นตอนการออกแบบและการรวม IP
ข้อมูลและเอกสารที่เกี่ยวข้องกับ DisplayPort มีอะไรบ้าง
Agilex™ 7 (F-tile), Stratix® 10 (H-tile และ L-tile), Arria® 10, Cyclone® 10 GX, Arria® V GX/GT/GS, Arria® V GZ, Cyclone® V, Stratix® V
ฉันจะสร้างคอร์ DisplayPort IP ได้อย่างไร
ขั้นตอนการสร้าง DisplayPort IP Core ในซอฟต์แวร์ Quartus® Prime สามารถพบได้ในบทสําหรับ การระบุพารามิเตอร์ IP และตัวเลือก
ตัวอย่างการออกแบบ DisplayPort ที่สร้างโดย Quartus® รองรับอะไรบ้าง
ตัวอย่างการออกแบบคอร์ IP DisplayPort FPGA แสดงการย้อนกลับแบบขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX ที่มีหรือไม่มีโมดูล Pixel Clock Recovery (PCR) ตารางด้านล่างแสดงตัวเลือกตัวอย่างการออกแบบที่มีสําหรับอุปกรณ์ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 GX
ประเภทลูปแบ็ค | โหมด | อัตราข้อมูล | การออกแบบ | อุปกรณ์ | |
---|---|---|---|---|---|
Agilex™ 7 |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
RBR, HBR, HBR2, HBR3, UHBR10 |
Simplex |
แบบขนานที่ไม่มี PCR |
การวนกลับแบบขนาน DisplayPort SST ด้วยอินเทอร์เฟซวิดีโอ AXIS | DisplayPort SST | RBR, HBR, HRB2, HBR3, UHBR10 | Simplex | ขนานกับอินเทอร์เฟซวิดีโอ AXIS | |
Stratix® 10 |
การวนกลับแบบขนาน DisplayPort SST กับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
UHBR10 (Stratix 10 H-tile), HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
Arria® 10 |
การวนกลับแบบขนาน DisplayPort SST กับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปแบ็คแบบขนาน DisplayPort MST ด้วย PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
|
การวนกลับแบบขนาน DisplayPort MST โดยไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น |
DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
- |
|
DisplayPort SST RX-เท่านั้น |
DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
- |
|
Cyclone® 10 GX |
การวนกลับแบบขนาน DisplayPort SST ด้วย PCR | DisplayPort SST |
HBR3, HBR2, HBR, และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST ด้วย PCR | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปแบ็คแบบขนาน DisplayPort MST ด้วย PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
|
การวนกลับแบบขนาน DisplayPort MST โดยไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - |
ฉันจะสร้างตัวอย่างการออกแบบ Quartus® DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Stratix®, Arria® 10 และ Cyclone® 10 GX ให้ใช้ ตัวแก้ไขพารามิเตอร์ DisplayPort FPGA ในซอฟต์แวร์ Quartus® Prime Pro Edition เพื่อสร้างตัวอย่างการออกแบบ
- คลิก Tools IP Catalog และเลือกตระกูลอุปกรณ์เป้าหมาย
- ในแคตตาล็อก IP ค้นหาและดับเบิลคลิกที่ DisplayPort FPGA IP หน้าต่างรูปแบบ IP ใหม่จะปรากฏขึ้น
- ระบุชื่อระดับสูงสุดสําหรับรูปแบบ IP แบบกําหนดเองของคุณ ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่ารูปแบบ IP ใน ip ที่มีชื่อไฟล์
- คุณสามารถเลือกอุปกรณ์ FPGA เฉพาะในฟิลด์อุปกรณ์ หรือเก็บการเลือกอุปกรณ์ซอฟต์แวร์ Quartus® Prime ตามค่าเริ่มต้นไว้
- คลิก ตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
- กําหนดค่าพารามิเตอร์ที่ต้องการสําหรับทั้ง TX และ RX
- บนแท็บ ตัวอย่างการออกแบบ ให้เลือกตัวอย่างการออกแบบที่ตรงกับเกณฑ์ของคุณ
- เลือกการจําลองเพื่อสร้าง testbench และเลือก Synthesis เพื่อสร้างตัวอย่างการออกแบบฮาร์ดแวร์ คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างไฟล์ตัวอย่างการออกแบบ เวลาการสร้างจะยาวนานขึ้น
- สําหรับ ชุดพัฒนาเป้าหมาย ให้เลือกชุดเครื่องมือพัฒนา FPGA ที่มีอยู่ หากคุณเลือกชุดเครื่องมือพัฒนา อุปกรณ์เป้าหมาย (เลือกในขั้นตอนที่ 4) จะเปลี่ยนให้ตรงกับอุปกรณ์ในชุดเครื่องมือพัฒนา
- คลิก สร้างการออกแบบตัวอย่าง
ในทํานองเดียวกันลิงก์ด้านล่างให้คําแนะนําทีละขั้นตอนในการสร้าง
ตัวอย่างการออกแบบ DisplayPort จากซอฟต์แวร์ Quartus® Prime:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Agilex™ 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA DisplayPort Agilex™ 5
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DISPLAYPort Stratix® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Arria® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Cyclone® 10 GX FPGA IP
ฉันจะคอมไพล์และทดสอบการออกแบบของฉันได้อย่างไร
สําหรับอุปกรณ์ Agilex™ 7 และ 10-ซีรีส์ ขั้นตอนในการคอมไพล์และทดสอบการออกแบบ DisplayPort ของคุณสามารถพบได้ในการออกแบบ DisplayPort ดังต่อไปนี้
การคอมไพล์และการทดสอบการออกแบบ:
- การคอมไพล์และการทดสอบสําหรับ Agilex™ 7 F-Tile
- การคอมไพล์และการทดสอบสําหรับ Agilex™ 5
- การคอมไพล์และการทดสอบสําหรับ Stratix® 10
- การคอมไพล์และการทดสอบสําหรับ Arria® 10
- การคอมไพล์และการทดสอบสําหรับ Cyclone® 10 GX
ฉันจะทําการจําลองการทํางานของ DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Agilex™ 7, Stratix®, Arria® 10 และ Cyclone® 10 GX ด้านล่างเป็นขั้นตอนในการสร้างการจําลองการทํางานของ DisplayPort:
เปิดใช้งานตัวเลือกการจําลองในตัวแก้ไขพารามิเตอร์ DisplayPort และสร้างตัวอย่างการออกแบบ DisplayPort
การจําลองการออกแบบ:
- การจําลองการออกแบบสําหรับ Agilex™ 7 F-Tile
- การจําลองการออกแบบสําหรับ Agilex™ 5
- การจําลองการออกแบบสําหรับ Stratix® 10
- การจําลองการออกแบบสําหรับ Arria® 10
- การจําลองการออกแบบสําหรับ Cyclone® 10 GX
การจําลอง Testbench:
- การจําลอง Testbench สําหรับ Agilex™ 7 F-Tile
- การจําลอง Testbench สําหรับ Agilex™ 5
- Simulation Testbench สําหรับ Stratix® 10
- Simulation Testbench สําหรับ Arria® 10
- Simulation Testbench สําหรับ Cyclone® 10 GX
ฉันจะค้นหาข้อมูลบนคอร์ Clock Recovery ได้ที่ไหน
ตัวอย่างการออกแบบ Agilex™ 7, Stratix®, Arria® 10 และ Cyclone® 10 GX DisplayPort ใช้ Pixel Clock Recovery IP
ข้อมูลคอร์กู้คืนนาฬิกา:
ฉันจะค้นหาข้อมูลบนขั้นตอนการฝึกอบรม DisplayPort Link ได้จากที่ไหน
ก่อนที่อุปกรณ์ต้นทางจะสามารถส่งข้อมูลวิดีโอไปยังอุปกรณ์จม ได้ ต้องผ่านกระบวนการการฝึกฝนการเชื่อมต่อระหว่าง source-sink
ขั้นตอนการฝึกอบรม DisplayPort Link:
ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลอ้างอิงและข้อมูล DPCD ของ DisplayPort API ได้จากที่ใด
แหล่งข้อมูลต่อไปนี้จะให้คําแนะนําสําหรับการอ้างอิงอินเตอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน (API) และ DPCD ของ DisplayPort:
3.การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อแบบพิน
อุปกรณ์ Agilex™ 7
- แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7: F-ซีรีส์ และ I-ซีรีส์
- แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7: M-ซีรีส์
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 3
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
การตรวจสอบแผนผัง
อุปกรณ์ Agilex™ 7
- แผ่นงานการตรวจสอบแผนผัง Agilex™ 7: F-ซีรีส์ และ I-ซีรีส์
- แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 7: M-ซีรีส์
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 3
อุปกรณ์ Stratix® 10
- แผ่นงานการตรวจสอบแผนผัง Stratix® 10 GX, MX และ SX
- คู่มือผู้ใช้และแผนผัง Stratix® 10 GX FPGA Development Kit
- คู่มือผู้ใช้และ Schematic ของชุดเครื่องมือพัฒนา SoC SX Stratix® 10
อุปกรณ์ Arria® 10
- แผ่นงานการตรวจสอบแผนผัง Arria® 10 GX, GT และ SX Schematic
- คู่มือผู้ใช้และแผนผัง Arria® 10 GX FPGA Development Kit
- คู่มือผู้ใช้และแผนผัง Arria® 10 SoC Development Kit
อุปกรณ์ Cyclone® GX 10
- แผ่นงานการตรวจสอบแผนผัง Cyclone® 10 GX
- คู่มือผู้ใช้และ Schematic ของ Cyclone® 10 GX FPGA Development Kit
แนวทางการออกแบบบอร์ด
- คู่มือผู้ใช้แนวทางการออกแบบอุปกรณ์ Agilex™ 7 High-Speed Serial Interface Integrity
- คู่มือผู้ใช้ Agilex™ 5 PCB Design (HSSI, EMIF, MIPI, True Differential, PDN)
- แนวทางการออกแบบเลย์เอาต์ PCB การกําหนดเส้นทาง และเครือข่ายการกระจายพลังงาน: FPGAs Agilex™ 3 และ SoC
- AN 766: คู่มือผู้ใช้แนวทางการออกแบบเลย์เอาต์อินเทอร์เฟซสัญญาณความเร็วสูง Stratix® 10
- AN 958: โซลูชันแนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้
- AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs
- AN745: แนวทางการออกแบบสําหรับอินเทอร์เฟซ FPGA DisplayPort
- แผนผัง FMC DisplayPort รุ่นปรับปรุงการ์ดลูก 8
- แผนผังรุ่นปรับปรุงการ์ดลูก FMC DisplayPort รุ่นปรับปรุง 11
- แผนผังการ์ดลูก HSMC DisplayPort 1.2
ข้อสงวนสิทธิ์: เราไม่แนะนําให้ปรับใช้การออกแบบบอร์ด Arria® 10 และ Stratix® 10 Development Kit ออนบอร์ด DisplayPort TX เนื่องจากไม่อนุญาตให้ใช้ PMA + การเชื่อม PCS ผู้ใช้จะได้รับคําแนะนําให้อ้างอิงการใช้งานการออกแบบ Bitec
การจัดการพลังงาน
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Agilex™ 7
- คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 7
- คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 5
- คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 3
- คู่มือผู้ใช้การจัดการพลังงาน Stratix® 10
- คู่มือผู้ใช้ Stratix® 10 Early Power Estimator
- AN 692: ข้อพิจารณาในการจัดลําดับพลังงานสําหรับอุปกรณ์ Agilex™ 7, Stratix 10, Arria® 10 และ Cyclone® 10 GX
- คู่มือผู้ใช้ Arria® 10 Early Power Estimator
- AN 711: คุณสมบัติการลดพลังงาน Arria® 10
- คู่มือผู้ใช้ Cyclone® 10 Early Power Estimator
- ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน
- AN 750: การใช้เครื่องมือ FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
- คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์
- AN 721: การสร้าง FPGA Power Tree
- คู่มือผู้ใช้ Quartus® Prime Pro Edition การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
- คู่มือผู้ใช้ FPGA Power and Thermal Calculator
การจัดการพลังงานความร้อน
อุปกรณ์ Agilex™
- AN 944: การสร้างแบบจําลองความร้อน Agilex™ 7 ด้วย FPGA Power and Thermal Calculator (PCT)
- คู่มือผู้ใช้การออกแบบระบายความร้อน Agilex™ 5 พร้อม Power และ Thermal Calculator (PTC)
- คู่มือผู้ใช้การออกแบบระบายความร้อน Agilex™ 3
อุปกรณ์ Stratix® 10
- AN 787: การสร้างแบบจําลองและการจัดการความร้อน Stratix® 10 ด้วยตัวประมาณพลังงานเบื้องต้น
- AN 943: การสร้างแบบจําลองความร้อน Stratix® 10 ด้วย FPGA Power and Thermal Calculator (PCT)
การจัดลําดับพลังงาน
อุปกรณ์ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 GX
การออกแบบของฉันต้องมีการ์ดลูก Bitec FMC ฉันจะเลือกได้อย่างไร
ตารางต่อไปนี้ให้แนวทางด่วนในการเลือกการปรับปรุงการ์ดลูก Bitec FMC
การปรับปรุงการ์ดลูก Bitec FMC |
อัตราข้อมูลที่รองรับ |
---|---|
การปรับปรุงแก้ไข 8 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(5.4 Gbps), HBR3(8.1 Gbps), UHBR10 (10 Gbps) |
การปรับปรุงแก้ไข 11 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(2.7 Gbps), HBR3(8.1 Gbps) |
มีข้อกําหนดในการใช้ช่องสัญญาณตัวรับส่งสัญญาณเลนเดียวหรือแบบคู่กับการ์ดลูก Bitec FMC สําหรับอุปกรณ์ 10 ซีรีส์หรือไม่
ใช่ สําหรับการออกแบบ DisplayPort ที่ใช้/อ้างอิงในการ์ดลูก Bitec FMC เวอร์ชันแรก (ฉบับปรับปรุง 8 และก่อนหน้า) การกําหนดพินในลิงก์ต่อไปนี้จะต้องตามมาที่ TX และ RX เนื่องจากการย้อนกลับของเลนและการผกผันขั้วที่ช่อง
อุปกรณ์ |
การกําหนดพินสําหรับ Bitec FMC Revision 8 หรือรุ่นก่อนหน้า | |
---|---|---|
Stratix® 10 |
1SG280HU1F50E2VGS1 |
คู่มือผู้ใช้ตัวอย่างการออกแบบ DISPLAYPort Stratix® 10 FPGA IP |
Arria® 10 |
10AX115S2F45I1SG |
|
Cyclone® 10 GX |
10CX220YF780E5G |
คู่มือผู้ใช้ตัวอย่างการออกแบบ displayPort Cyclone® 10 GX FPGA |
ฉันจะสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-เท่านั้นได้อย่างไร
สามารถหาแนวทางทั่วไปในการสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-only ได้ใน คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA IP หรือสามารถอ้างอิงคําอธิบายที่มีรายละเอียดเพิ่มเติมเกี่ยวกับการออกแบบเฉพาะ DisplayPort TX ได้ใน AN 883: Arria® 10 DisplayPort TX-only Design Guide
4.ตัวอย่างการออกแบบ
อุปกรณ์ Arria® 10
- AN 793: Arria® 10 DisplayPort 4Kp60 ที่มาพร้อมกับการออกแบบอ้างอิงรีทรานสมิตไปป์ไลน์การประมวลผลวิดีโอและภาพ
- คู่มือผู้ใช้การออกแบบ 10 DisplayPort TX-only Arria®
- ตัวอย่างการออกแบบ Arria® 10 DisplayPort โดยใช้ขั้วต่อบนบอร์ด (TX-เท่านั้น)
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort UHD Scaler และ Mixer
- AN 900: การออกแบบเฉพาะสําหรับ Arria® 10 DisplayPort 8K RX เท่านั้น
- AN 889: ตัวอย่างการออกแบบการแปลงรูปแบบวิดีโอ 8K DisplayPort
5. ดีบัก
ฉันจะดีบักการออกแบบ DisplayPort ของฉันได้อย่างไร
ตรวจสอบสถานะการเสร็จสิ้นการฝึกอบรมการเชื่อมต่อ อัตราการเชื่อมต่อ และจํานวนช่องสัญญาณบน LED ผู้ใช้บนบอร์ดของชุดเครื่องมือพัฒนา
ตรวจสอบข้อมูล Video Main Stream Attributes (MSA) และปริมาณการรับส่งข้อมูลช่องสัญญาณเสริมของการฝึกอบรมลิงก์ผ่านเทอร์มินัล Nios II
คํานวณแบนด์วิดท์ความละเอียดวิดีโอที่จําเป็นและนาฬิกาที่กู้คืน
แปลธุรกรรม AUX การฝึกฝนลิงก์ DisplayPort
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้