ศูนย์สนับสนุน DisplayPort IP
ศูนย์สนับสนุน DisplayPort IP ถูกจัดระเบียบเป็นขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อวางแผน เลือก ออกแบบ ปรับใช้ และตรวจสอบคอร์ DisplayPort IP ของคุณ นอกจากนี้ยังมีแนวทางวิธีนําระบบของคุณมาใช้และดีบักลิงก์ DisplayPort หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ DisplayPort ตั้งแต่ต้นจนจบ
สามารถดูแหล่งข้อมูลการสนับสนุนเพิ่มเติมสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10, Intel® Cyclone® 10 GX ได้โดยคลิกที่ ลิงก์ คลังเอกสาร, หลักสูตรการฝึกอบรม, วิดีโอ, ตัวอย่างการออกแบบ และ ฐานความรู้
1. การเลือกอุปกรณ์และ IP
คุณสมบัติใดที่รองรับใน DisplayPort IP
ลักษณะเด่น | |
---|---|
คุณสมบัติคอร์ DisplayPort IP |
ส่งข้อมูลโดยใช้แพ็กเก็ตข้อมูลสตรีมสํารอง |
แอพพลิเคชั่นทั่วไป |
|
รองรับตระกูลอุปกรณ์ |
|
เครื่องมือการออกแบบ |
|
หมาย เหตุ: คุณสมบัติ High-bandwidth Digital Content Protection (HDCP) ไม่มีรวมอยู่ในซอฟต์แวร์ Intel Quartus Prime Pro Edition สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคุณสมบัติ HDCP ที่ โซลูชันการเชื่อมต่อสื่อ - FPGAs Intel®
ฉันควรใช้ตระกูลอุปกรณ์ Intel® FPGA รุ่นใด
อัตราการเชื่อมต่อที่รองรับโดยตระกูลอุปกรณ์
ตารางด้านล่างจะแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Arria V และ Cyclone V โดยใช้ M10K อุปกรณ์ Intel Arria 10, Intel Stratix 10 และ Stratix V โดยใช้ M20K
ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา
ตระกูลอุปกรณ์ | สัญลักษณ์คู่ (โหมด 20 บิต) |
สัญลักษณ์ Quad (โหมด 40 บิต) |
FPGA เกรดความเร็ว Fabric |
---|---|---|---|
Intel Agilex® 7 (F-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10 |
1, 2, 3* |
Intel Stratix 10 (H-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10, UHBR20 (รองรับเบื้องต้นเท่านั้น) |
1, 2, 3* |
Intel Stratix 10 (L-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2, 3* |
Intel Arria 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
® Intel Cyclone 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
Arria® V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
ระดับความเร็วที่รองรับ |
Cyclone® V |
RBR, HBR |
RBR, HBR |
ระดับความเร็วที่รองรับ |
หมายเหตุ: การสนับสนุนแบบมีเงื่อนไขสําหรับ Intel Agilex 7, Intel Arria 10 และ Intel Stratix 10 FPGA Fabric Speed Grade 3 ติดต่อตัวแทนขายของคุณสําหรับข้อมูลเพิ่มเติม
คอร์ FPGA การใช้งาน Intel FPGA IP DisplayPort คืออะไร
ประสิทธิภาพและการใช้ทรัพยากร
ข้อมูลการใช้งานทรัพยากรบ่งชี้ถึงประสิทธิภาพที่คาดหวังโดยทั่วไปสําหรับ Intel FPGA IP DisplayPort
ตารางด้านล่างแสดงรายการทรัพยากรและประสิทธิภาพที่คาดไว้สําหรับรูปแบบที่เลือก รับผลลัพธ์โดยใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชัน 20.2 สําหรับอุปกรณ์ต่อไปนี้:
- Intel Agilex® F-tile (AGIB027R31B1E2VR0)
- Intel Stratix 10 (1SG280HU1F50E2VGS1)
- Intel Arria 10 (10AX115S2F45I1SG)
- Intel Cyclone 10 GX (10CX220YF780E5G)
การใช้งานทรัพยากรแบบ Intel FPGA IP DisplayPort 1.4
ตารางด้านล่างแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Intel Agilex 7, Intel Arria 10, Intel Cyclone 10 GX และ Intel Stratix 10 โดยใช้ M20K ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา, 4 พิกเซลต่อสัญญาณนาฬิกาสําหรับ Intel Agilex 7
อุปกรณ์ |
กระแส |
ทิศ ทาง |
สัญลักษณ์ต่อ นาฬิกา |
ALM |
ลอจิกรีจิสเตอร์ หลัก |
ลอจิกรีจิสเตอร์ รอง |
บิตหน่วยความจํา |
ความ ทรง จำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
Intel Agilex® 7 |
Sst |
Rx |
Quad |
7040 |
11781 |
- |
18368 |
18 |
Sst |
Tx |
Quad |
7600 |
10149 |
- |
26576 |
29 |
|
Intel® Stratix® 10 |
SST (สตรีมเดี่ยว) |
Rx |
คู่ |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
Rx |
Quad |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
Tx |
คู่ |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (สตรีมเดี่ยว) |
Tx |
Quad |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
Intel® Arria® 10 |
SST (สตรีมเดี่ยว) |
Rx |
คู่ |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
Rx |
Quad |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
Tx |
คู่ |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (สตรีมเดี่ยว) |
Tx |
Quad |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
Mst |
Rx |
Quad |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 สตรีม) |
Tx |
Quad |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
Intel® Cyclone® 10 GX |
SST (สตรีมเดี่ยว) |
Rx |
คู่ |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (สตรีมเดี่ยว) |
Rx |
Quad |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (สตรีมเดี่ยว) |
Tx |
คู่ |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (สตรีมเดี่ยว) |
Tx |
Quad |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
Mst |
Rx |
คู่ |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 สตรีม) |
Tx |
Quad |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
การใช้ทรัพยากรแบบ Intel FPGA IP DisplayPort 2.0
ตารางด้านล่างแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Intel Stratix 10 โดยใช้ M20K จํานวนทรัพยากรของ DP2.0 จะรวมจํานวนทรัพยากรสําหรับ DP1.4 ด้วย ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 4 พิกเซลต่อสัญญาณนาฬิกา
อุปกรณ์ |
กระแส |
ทิศ ทาง |
สัญลักษณ์ต่อ นาฬิกา |
ALM |
ลอจิกรีจิสเตอร์ หลัก |
ลอจิกรีจิสเตอร์ รอง |
ความ ทรง จำ บิต |
ความ ทรง จำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
MST (1 สตรีม) |
Rx |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 สตรีม) |
Tx |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 สตรีม) |
Rx |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 สตรีม) |
Tx |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
การใช้ทรัพยากร HDCP
ตารางแสดงรายการข้อมูลทรัพยากร HDCP สําหรับ DisplayPort Intel FPGA IP พร้อมการกําหนดค่าของ SST (สตรีมเดี่ยว) และที่เลนสูงสุด 4 เลนสําหรับอุปกรณ์ Intel Arria 10 และ Intel Stratix 10
อุปกรณ์ |
HDCP IP |
รองรับการจัดการคีย์ HDCP |
สัญลักษณ์ต่อสัญญาณนาฬิกา |
ALM |
ALUT เชิง Combinatorial |
ลอจิกรีจิสเตอร์ |
หน่วยความจํา M20K |
Dsp |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
HDCP 2.3 TX |
0 |
คู่ |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
Quad |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
คู่ |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Quad |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
คู่ |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Quad |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
คู่ |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Quad |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
คู่ |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Quad |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
คู่ |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Quad |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
คู่ |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Quad |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
คู่ |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Quad |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
Intel® Arria® 10 |
HDCP 2.3 TX |
0 |
คู่ |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
Quad |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
คู่ |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Quad |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
คู่ |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Quad |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
คู่ |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Quad |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
คู่ |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Quad |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
คู่ |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Quad |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
คู่ |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Quad |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
คู่ |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Quad |
3,677 |
5,472 |
5,604 |
5 |
0 |
2.ขั้นตอนการออกแบบและการรวม IP
ข้อมูลและเอกสารที่เกี่ยวข้องกับ DisplayPort มีอะไรบ้าง
Intel® Agilex® 7 (F-tile), Intel® Stratix® 10 (H-tile และ L-tile), Intel® Arria® 10, Intel® Cyclone® 10 GX, Arria V GX/GT/GS, Arria V GZ, Cyclone V, Stratix V
ฉันจะสร้างคอร์ DisplayPort IP ได้อย่างไร
ขั้นตอนการสร้าง DisplayPort IP Core ในซอฟต์แวร์ Intel Quartus Prime สามารถพบได้ในบทสําหรับ การระบุพารามิเตอร์ IP และตัวเลือก
ตัวอย่างการออกแบบ DisplayPort ที่สร้าง Intel Quartus รองรับอะไรบ้าง
ตัวอย่างการออกแบบคอร์ DisplayPort Intel FPGA IP แสดงการวนกลับแบบขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX ที่มีหรือไม่มีโมดูล Pixel Clock Recovery (PCR) ตารางด้านล่างแสดงตัวอย่างตัวเลือกตัวอย่างการออกแบบที่มีให้สําหรับอุปกรณ์ Intel Agilex 7, Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX
ประเภทลูปแบ็ค | โหมด | อัตราข้อมูล | การออกแบบ | อุปกรณ์ | |
---|---|---|---|---|---|
Intel Agilex 7 |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
RBR, HBR, HBR2, HBR3, UHBR10 |
Simplex |
แบบขนานที่ไม่มี PCR |
การวนกลับแบบขนาน DisplayPort SST ด้วยอินเทอร์เฟซวิดีโอ AXIS | DisplayPort SST | RBR, HBR, HRB2, HBR3, UHBR10 | Simplex | ขนานกับอินเทอร์เฟซวิดีโอ AXIS | |
Intel Stratix 10 |
การวนกลับแบบขนาน DisplayPort SST กับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
UHBR10 (Stratix 10 H-tile), HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
Intel Arria 10 |
การวนกลับแบบขนาน DisplayPort SST กับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST โดยไม่มี PCR | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปแบ็คแบบขนาน DisplayPort MST ด้วย PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
|
การวนกลับแบบขนาน DisplayPort MST โดยไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น |
DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
- |
|
DisplayPort SST RX-เท่านั้น |
DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
- |
|
Intel Cyclone 10 GX |
การวนกลับแบบขนาน DisplayPort SST ด้วย PCR | DisplayPort SST |
HBR3, HBR2, HBR, และ RBR | Simplex |
ขนานกับ PCR |
การวนกลับแบบขนาน DisplayPort SST ด้วย PCR | DisplayPort SST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปแบ็คแบบขนาน DisplayPort MST ด้วย PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
ขนานกับ PCR |
|
การวนกลับแบบขนาน DisplayPort MST โดยไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST TX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-เท่านั้น | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - |
ฉันจะสร้างตัวอย่างการออกแบบ Intel Quartus DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex® 7 Intel Stratix Intel Arria 10 และ Intel Cyclone 10 GX ให้ใช้ตัวแก้ไขพารามิเตอร์ DisplayPort Intel FPGA ในซอฟต์แวร์ Intel Quartus Prime Pro Edition เพื่อสร้างตัวอย่างการออกแบบ
- คลิก เครื่องมือ >แคตตาล็อก IP และเลือกตระกูลอุปกรณ์เป้าหมาย
- ในแคตตาล็อก IP ค้นหาและดับเบิลคลิกที่ displayPort Intel FPGA IP หน้าต่างรูปแบบ IP ใหม่จะปรากฏขึ้น
- ระบุชื่อระดับสูงสุดสําหรับรูปแบบ IP แบบกําหนดเองของคุณ ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่ารูปแบบ IP ใน ip ที่มีชื่อไฟล์
- คุณสามารถเลือกอุปกรณ์ FPGA เฉพาะในฟิลด์อุปกรณ์ หรือเก็บการเลือกอุปกรณ์ซอฟต์แวร์ Intel Quartus Prime ตามค่าเริ่มต้น
- คลิก ตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
- กําหนดค่าพารามิเตอร์ที่ต้องการสําหรับทั้ง TX และ RX
- บนแท็บ ตัวอย่างการออกแบบ ให้เลือกตัวอย่างการออกแบบที่ตรงกับเกณฑ์ของคุณ
- เลือกการจําลองเพื่อสร้าง testbench และเลือก Synthesis เพื่อสร้างตัวอย่างการออกแบบฮาร์ดแวร์ คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างไฟล์ตัวอย่างการออกแบบ เวลาการสร้างจะยาวนานขึ้น
- สําหรับ ชุดพัฒนาเป้าหมาย ให้เลือกชุดเครื่องมือพัฒนา Intel FPGA ที่มีอยู่ หากคุณเลือกชุดเครื่องมือพัฒนา อุปกรณ์เป้าหมาย (เลือกในขั้นตอนที่ 4) จะเปลี่ยนให้ตรงกับอุปกรณ์ในชุดเครื่องมือพัฒนา
- คลิก สร้างการออกแบบตัวอย่าง
ในทํานองเดียวกันลิงก์ด้านล่างให้คําแนะนําทีละขั้นตอนในการสร้าง
ตัวอย่างการออกแบบ DisplayPort จากซอฟต์แวร์ Intel Quartus Prime:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria 10 FPGA IP DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone® 10 GX FPGA DisplayPort
ฉันจะคอมไพล์และทดสอบการออกแบบของฉันได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex 7 และ 10-ซีรี่ส์ ขั้นตอนในการคอมไพล์และทดสอบการออกแบบ DisplayPort ของคุณสามารถพบได้ในการออกแบบ DisplayPort ดังต่อไปนี้
การคอมไพล์และการทดสอบการออกแบบ:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria 10 FPGA IP DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone® 10 GX FPGA DisplayPort
ฉันจะทําการจําลองการทํางานของ DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex 7, Intel Stratix, Intel Arria 10 และ Intel Cyclone 10 GX ด้านล่างเป็นขั้นตอนในการสร้างการจําลองการทํางานของ DisplayPort:
เปิดใช้งานตัวเลือกการจําลองในตัวแก้ไขพารามิเตอร์ DisplayPort และสร้างตัวอย่างการออกแบบ DisplayPort
การจําลองการออกแบบ:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria 10 FPGA IP DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone® 10 GX FPGA DisplayPort
การจําลอง Testbench:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria 10 FPGA IP DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone® 10 GX FPGA DisplayPort
ฉันจะค้นหาข้อมูลบนคอร์ Clock Recovery ได้ที่ไหน
ตัวอย่างการออกแบบ Intel Agilex 7, Intel Stratix, Intel Arria 10 และ Intel Cyclone 10 GX DisplayPort ใช้ Pixel Clock Recovery IP
ข้อมูลคอร์กู้คืนนาฬิกา:
ฉันจะค้นหาข้อมูลบนขั้นตอนการฝึกอบรม DisplayPort Link ได้จากที่ไหน
ก่อนที่อุปกรณ์ต้นทางจะสามารถส่งข้อมูลวิดีโอไปยังอุปกรณ์จม ได้ ต้องผ่านกระบวนการการฝึกฝนการเชื่อมต่อระหว่าง source-sink
ขั้นตอนการฝึกอบรม DisplayPort Link:
ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลอ้างอิงและข้อมูล DPCD ของ DisplayPort API ได้จากที่ใด
แหล่งข้อมูลต่อไปนี้จะให้คําแนะนําสําหรับการอ้างอิงอินเตอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน (API) และ DPCD ของ DisplayPort:
3.การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อแบบพิน
อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
การตรวจสอบแผนผัง
อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- แผ่นงานการตรวจสอบแผนผัง Intel Stratix 10 GX, MX และ SX
- คู่มือผู้ใช้และแผนผัง Intel Stratix 10 GX FPGA Development Kit
- คู่มือผู้ใช้และ Schematic ของ Intel Stratix 10 SX SoC Development Kit
อุปกรณ์ Intel Arria 10
- แผ่นงานการตรวจสอบแผนผัง Intel Arria 10 GX, GT และ SX Schematic
- คู่มือผู้ใช้และแผนผัง Intel Arria 10 GX FPGA Development Kit
- คู่มือผู้ใช้และแผนผัง Intel Arria 10 SoC Development Kit
อุปกรณ์ Intel Cyclone GX 10
- แผ่นงานการตรวจสอบแผนผัง Intel Cyclone 10 GX
- คู่มือผู้ใช้และแผนผัง Intel Cyclone 10 GX FPGA Development Kit
แนวทางการออกแบบบอร์ด
- AN 958: โซลูชันแนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ของ Intel®
- AN 766: แนวทางการออกแบบเลย์เอาต์ของอินเทอร์เฟซสัญญาณความเร็วสูง Intel Stratix 10
- AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs Intel
- AN745: แนวทางการออกแบบสําหรับอินเทอร์เฟซ Intel FPGA DisplayPort
- แผนผัง FMC DisplayPort รุ่นปรับปรุงการ์ดลูก 8
- แผนผังรุ่นปรับปรุงการ์ดลูก FMC DisplayPort รุ่นปรับปรุง 11
- แผนผังการ์ดลูก HSMC DisplayPort 1.2
ข้อสงวนสิทธิ์: เราขอแนะนําการปรับใช้การออกแบบบอร์ด Intel Arria 10 และ Intel Stratix 10 Development Kit ออนบอร์ด DisplayPort TX เนื่องจากไม่อนุญาตให้ใช้ PMA + การเชื่อม PCS ผู้ใช้จะได้รับคําแนะนําให้อ้างอิงการใช้งานการออกแบบ Bitec
การจัดการพลังงาน
- ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน
- AN 750: การใช้เครื่องมือ Intel FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
- คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์
- คู่มือผู้ใช้ Early Power Estimator สําหรับ FPGAs 10 GX Intel® Cyclone®
- คู่มือผู้ใช้ Early Power Estimator สําหรับ Intel® Arria® 10 FPGAs
- AN 711: คุณสมบัติการลดพลังงานในอุปกรณ์ Intel® Arria® 10
- AN 721: การสร้าง FPGA Power Tree
- AN 692: การพิจารณาลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 และ Intel Agilex® 7
- คู่มือผู้ใช้ Early Power Estimator สําหรับ Intel® Stratix® 10 FPGAs
- คู่มือผู้ใช้การจัดการพลังงาน Intel® Stratix® 10
- คู่มือผู้ใช้ Intel® Agilex® 7 Power Management
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
- การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
- คู่มือผู้ใช้ Intel® FPGA Power and Thermal Calculator
การจัดการพลังงานความร้อน
อุปกรณ์ Intel Stratix 10
- AN 787: การสร้างแบบจําลองและการจัดการความร้อน Intel® Stratix® 10 ด้วยตัวประมาณพลังงานเบื้องต้น
- AN 943: การสร้างแบบจําลองความร้อนสําหรับ FPGAs Intel Stratix 10 ตัวที่มาพร้อมกับ Intel FPGA Power and Thermal Calculator
- AN 944: การสร้างแบบจําลองความร้อนสําหรับ Intel Agilex® 7 FPGAs ด้วย Intel® FPGA Power and Thermal Calculator
การจัดลําดับพลังงาน
อุปกรณ์ Intel Stratix 10, Intel Cyclone 10 GX และ Intel Arria 10
การออกแบบของฉันต้องมีการ์ดลูก Bitec FMC ฉันจะเลือกได้อย่างไร
ตารางต่อไปนี้ให้แนวทางด่วนในการเลือกการปรับปรุงการ์ดลูก Bitec FMC
การปรับปรุงการ์ดลูก Bitec FMC |
อัตราข้อมูลที่รองรับ |
---|---|
การปรับปรุงแก้ไข 8 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(5.4 Gbps), HBR3(8.1 Gbps), UHBR10 (10 Gbps) |
การปรับปรุงแก้ไข 11 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(2.7 Gbps), HBR3(8.1 Gbps) |
มีข้อกําหนดในการใช้ช่องสัญญาณตัวรับส่งสัญญาณเลนเดียวหรือแบบคู่กับการ์ดลูก Bitec FMC สําหรับอุปกรณ์ 10 ซีรีส์หรือไม่
ใช่ สําหรับการออกแบบ DisplayPort ที่ใช้/อ้างอิงในการ์ดลูก Bitec FMC เวอร์ชันแรก (ฉบับปรับปรุง 9 และก่อนหน้า) การกําหนดพินในลิงก์ต่อไปนี้จะต้องตามมาที่ TX และ RX เนื่องจากการย้อนกลับของเลนและการผกผันขั้วที่ช่อง
อุปกรณ์ |
หมายเลขชิ้นส่วนอุปกรณ์ |
ลิงก์ไปยังคู่มือการมอบหมายพิน |
---|---|---|
อุปกรณ์ Intel Stratix 10 |
1SG280HU1F50E2VGS1 |
|
อุปกรณ์ Intel Arria 10 |
10AX115S2F45I1SG |
|
อุปกรณ์ Intel Cyclone 10 GX |
10CX220YF780E5G |
ฉันจะสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-เท่านั้นได้อย่างไร
สามารถดูแนวทางทั่วไปในการสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-only ได้ใน คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria 10 FPGA IP DisplayPort® หรือสามารถอ้างอิงคําอธิบายที่มีรายละเอียดเพิ่มเติมเกี่ยวกับการออกแบบเฉพาะ DisplayPort TX ได้ใน AN 883: Intel Arria 10 DisplayPort TX-only Design Guide
4.ตัวอย่างการออกแบบ
อุปกรณ์ Intel Arria 10
- AN 793: Intel Arria 10 DisplayPort 4Kp60 ที่มาพร้อมกับการออกแบบอ้างอิงรีทรานสมิตไปป์ไลน์การประมวลผลวิดีโอและภาพ
- คู่มือผู้ใช้การออกแบบ 10 DisplayPort TX เท่านั้น Intel Arria
- ตัวอย่างการออกแบบ Intel Arria 10 DisplayPort โดยใช้ขั้วต่อบนบอร์ด (TX-เท่านั้น)
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort UHD Scaler และ Mixer
- AN 900: การออกแบบเฉพาะสําหรับ Intel® Arria 10 DisplayPort 8K RX เท่านั้น
- AN 889: ตัวอย่างการออกแบบการแปลงรูปแบบวิดีโอ 8K DisplayPort
5. ดีบัก
ฉันจะดีบักการออกแบบ DisplayPort ของฉันได้อย่างไร
ตรวจสอบสถานะการเสร็จสิ้นการฝึกอบรมการเชื่อมต่อ อัตราการเชื่อมต่อ และจํานวนช่องสัญญาณบน LED ผู้ใช้บนบอร์ดของชุดเครื่องมือพัฒนา
ตรวจสอบข้อมูล Video Main Stream Attributes (MSA) และปริมาณการรับส่งข้อมูลช่องสัญญาณเสริมของการฝึกอบรมลิงก์ผ่านเทอร์มินัล Nios II
- คู่มือผู้ใช้ DisplayPort Intel® FPGA IP
- AN 900: การออกแบบเฉพาะสําหรับ Intel® Arria 10 DisplayPort 8K RX
คํานวณแบนด์วิดท์ความละเอียดวิดีโอที่จําเป็นและนาฬิกาที่กู้คืน
แปลธุรกรรม AUX การฝึกฝนลิงก์ DisplayPort
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้