ศูนย์สนับสนุน DisplayPort IP

ศูนย์สนับสนุน DisplayPort IP ได้รับการจัดระเบียบตามขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งให้แหล่งข้อมูลที่หลากหลายเพื่อวางแผน เลือก ออกแบบ ใช้งาน และตรวจสอบคอร์ DisplayPort IP ของคุณสําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Agilex™ 3, Stratix® 10, Arria® 10 และ Cyclone® 10 นอกจากนี้ยังมีแนวทางวิธีนําระบบของคุณมาใช้และดีบักลิงก์ DisplayPort หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ DisplayPort ตั้งแต่ต้นจนจบ

รับการสนับสนุนเพิ่มเติมสําหรับการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 7 FPGA, การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 5 FPGA และการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 3 FPGA ทีละขั้นตอนสําหรับขั้นตอนการพัฒนามาตรฐานการท่องทรัพยากรและเอกสารที่สําคัญ

สําหรับอุปกรณ์อื่นๆ ให้ค้นหาคอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์

1. การเลือกอุปกรณ์และ IP

คุณสมบัติใดที่รองรับใน DisplayPort IP

ฉันควรใช้ตระกูลอุปกรณ์ FPGA ใด

อัตราการเชื่อมต่อที่รองรับโดยตระกูลอุปกรณ์

ตารางด้านล่างจะแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Arria® V และ Cyclone® V โดยใช้ M10K อุปกรณ์ Arria® 10, Stratix® 10 และ Stratix® V โดยใช้ M20K

ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:

• โหมด = simplex
• จํานวนเลนสูงสุด = 4 เลน
• ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
• โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา

คอร์ IP FPGA การใช้งานทรัพยากร displayPort FPGA คืออะไร

ประสิทธิภาพและการใช้ทรัพยากร

ข้อมูลการใช้งานทรัพยากรบ่งชี้ถึงประสิทธิภาพที่คาดหวังโดยทั่วไปสําหรับ DisplayPort FPGA IP

ตารางด้านล่างแสดงรายการทรัพยากรและประสิทธิภาพที่คาดไว้สําหรับรูปแบบที่เลือก รับผลลัพธ์โดยใช้ซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 20.2 สําหรับอุปกรณ์ต่อไปนี้:

• Agilex™ F-tile (AGIB027R31B1E2VR0)
• Stratix® 10 (1SG280HU1F50E2VGS1)
• Arria® 10 (10AX115S2F45I1SG)
• Cyclone® 10 GX (10CX220YF780E5G)

การใช้ทรัพยากร IP FPGA DisplayPort 1.4

ตารางด้านล่างจะแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Agilex™ 7, Arria® 10, Cyclone® 10 GX และ Stratix® 10 โดยใช้ M20K ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:

• โหมด = simplex
• จํานวนเลนสูงสุด = 4 เลน
• ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
• โหมดอินพุตพิกเซล = 1 พิกเซลต่อสัญญาณนาฬิกา, 4 พิกเซลต่อสัญญาณนาฬิกาสําหรับ Agilex™ 7

การใช้ทรัพยากร IP FPGA DisplayPort 2.0

ตารางด้านล่างแสดงข้อมูลทรัพยากรสําหรับอุปกรณ์ Stratix® 10 โดยใช้ M20K จํานวนทรัพยากรของ DP2.0 จะรวมจํานวนทรัพยากรสําหรับ DP1.4 ด้วย ทรัพยากรได้ถูกรับมาโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:

• โหมด = simplex
• จํานวนเลนสูงสุด = 4 เลน
• ความลึกสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
• โหมดอินพุตพิกเซล = 4 พิกเซลต่อสัญญาณนาฬิกา

การใช้ทรัพยากร HDCP

ตารางแสดงรายการข้อมูลทรัพยากร HDCP สําหรับ DisplayPort FPGA IP ด้วยการกําหนดค่าของ SST (สตรีมเดี่ยว) และที่เลนสูงสุด 4 การกําหนดค่าสําหรับอุปกรณ์ Arria® 10 และ Stratix® 10

2.ขั้นตอนการออกแบบและการรวม IP

ข้อมูลและเอกสารที่เกี่ยวข้องกับ DisplayPort มีอะไรบ้าง

Agilex™ 7 (F-tile), Stratix® 10 (H-tile และ L-tile), Arria® 10, Cyclone® 10 GX, Arria® V GX/GT/GS, Arria® V GZ, Cyclone® V, Stratix® V

• คู่มือผู้ใช้ DisplayPort FPGA IP

ฉันจะสร้างคอร์ DisplayPort IP ได้อย่างไร

ขั้นตอนการสร้าง DisplayPort IP Core ในซอฟต์แวร์ Quartus® Prime สามารถพบได้ในบทสําหรับ การระบุพารามิเตอร์ IP และตัวเลือก

• คู่มือผู้ใช้ DisplayPort FPGA IP
• คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA DisplayPort: Agilex™ 5 FPGAs

ตัวอย่างการออกแบบ DisplayPort ที่สร้างโดย Quartus® รองรับอะไรบ้าง

ตัวอย่างการออกแบบคอร์ IP DisplayPort FPGA แสดงการย้อนกลับแบบขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX ที่มีหรือไม่มีโมดูล Pixel Clock Recovery (PCR) ตารางด้านล่างแสดงตัวเลือกตัวอย่างการออกแบบที่มีสําหรับอุปกรณ์ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 GX

ฉันจะสร้างตัวอย่างการออกแบบ Quartus® DisplayPort ได้อย่างไร

สําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Stratix®, Arria® 10 และ Cyclone® 10 GX ให้ใช้ ตัวแก้ไขพารามิเตอร์ DisplayPort FPGA ในซอฟต์แวร์ Quartus® Prime Pro Edition เพื่อสร้างตัวอย่างการออกแบบ

1. คลิก Tools IP Catalog และเลือกตระกูลอุปกรณ์เป้าหมาย
2. ในแคตตาล็อก IP ค้นหาและดับเบิลคลิกที่ DisplayPort FPGA IP หน้าต่างรูปแบบ IP ใหม่จะปรากฏขึ้น
3. ระบุชื่อระดับสูงสุดสําหรับรูปแบบ IP แบบกําหนดเองของคุณ ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่ารูปแบบ IP ใน ip ที่มีชื่อไฟล์
4. คุณสามารถเลือกอุปกรณ์ FPGA เฉพาะในฟิลด์อุปกรณ์ หรือเก็บการเลือกอุปกรณ์ซอฟต์แวร์ Quartus® Prime ตามค่าเริ่มต้นไว้
5. คลิก ตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
6. กําหนดค่าพารามิเตอร์ที่ต้องการสําหรับทั้ง TX และ RX
7. บนแท็บ ตัวอย่างการออกแบบ ให้เลือกตัวอย่างการออกแบบที่ตรงกับเกณฑ์ของคุณ
8. เลือกการจําลองเพื่อสร้าง testbench และเลือก Synthesis เพื่อสร้างตัวอย่างการออกแบบฮาร์ดแวร์ คุณต้องเลือกตัวเลือกเหล่านี้อย่างน้อยหนึ่งตัวเลือกเพื่อสร้างไฟล์ตัวอย่างการออกแบบ เวลาการสร้างจะยาวนานขึ้น
9. สําหรับ ชุดพัฒนาเป้าหมาย ให้เลือกชุดเครื่องมือพัฒนา FPGA ที่มีอยู่ หากคุณเลือกชุดเครื่องมือพัฒนา อุปกรณ์เป้าหมาย (เลือกในขั้นตอนที่ 4) จะเปลี่ยนให้ตรงกับอุปกรณ์ในชุดเครื่องมือพัฒนา
10. คลิก สร้างการออกแบบตัวอย่าง

ในทํานองเดียวกันลิงก์ด้านล่างให้คําแนะนําทีละขั้นตอนในการสร้าง

ตัวอย่างการออกแบบ DisplayPort จากซอฟต์แวร์ Quartus® Prime:

• คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Agilex™ 7 F-Tile FPGA IP
• คู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA DisplayPort Agilex™ 5
• คู่มือผู้ใช้ตัวอย่างการออกแบบ DISPLAYPort Stratix® 10 FPGA IP
• คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Arria® 10 FPGA IP
• คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Cyclone® 10 GX FPGA IP

ฉันจะคอมไพล์และทดสอบการออกแบบของฉันได้อย่างไร

สําหรับอุปกรณ์ Agilex™ 7 และ 10-ซีรีส์ ขั้นตอนในการคอมไพล์และทดสอบการออกแบบ DisplayPort ของคุณสามารถพบได้ในการออกแบบ DisplayPort ดังต่อไปนี้

การคอมไพล์และการทดสอบการออกแบบ:

• การคอมไพล์และการทดสอบสําหรับ Agilex™ 7 F-Tile
• การคอมไพล์และการทดสอบสําหรับ Agilex™ 5
• การคอมไพล์และการทดสอบสําหรับ Stratix® 10
• การคอมไพล์และการทดสอบสําหรับ Arria® 10
• การคอมไพล์และการทดสอบสําหรับ Cyclone® 10 GX

ฉันจะทําการจําลองการทํางานของ DisplayPort ได้อย่างไร

สําหรับอุปกรณ์ Agilex™ 7, Stratix®, Arria® 10 และ Cyclone® 10 GX ด้านล่างเป็นขั้นตอนในการสร้างการจําลองการทํางานของ DisplayPort:

เปิดใช้งานตัวเลือกการจําลองในตัวแก้ไขพารามิเตอร์ DisplayPort และสร้างตัวอย่างการออกแบบ DisplayPort

การจําลองการออกแบบ:

• การจําลองการออกแบบสําหรับ Agilex™ 7 F-Tile
• การจําลองการออกแบบสําหรับ Agilex™ 5
• การจําลองการออกแบบสําหรับ Stratix® 10
• การจําลองการออกแบบสําหรับ Arria® 10
• การจําลองการออกแบบสําหรับ Cyclone® 10 GX

การจําลอง Testbench:

• การจําลอง Testbench สําหรับ Agilex™ 7 F-Tile
• การจําลอง Testbench สําหรับ Agilex™ 5
• Simulation Testbench สําหรับ Stratix® 10
• Simulation Testbench สําหรับ Arria® 10
• Simulation Testbench สําหรับ Cyclone® 10 GX

ฉันจะค้นหาข้อมูลบนคอร์ Clock Recovery ได้ที่ไหน

ตัวอย่างการออกแบบ Agilex™ 7, Stratix®, Arria® 10 และ Cyclone® 10 GX DisplayPort ใช้ Pixel Clock Recovery IP

ข้อมูลคอร์กู้คืนนาฬิกา:

• คู่มือผู้ใช้คอร์ DisplayPort IP

ฉันจะค้นหาข้อมูลบนขั้นตอนการฝึกอบรม DisplayPort Link ได้จากที่ไหน

ก่อนที่อุปกรณ์ต้นทางจะสามารถส่งข้อมูลวิดีโอไปยังอุปกรณ์จม ได้ ต้องผ่านกระบวนการการฝึกฝนการเชื่อมต่อระหว่าง source-sink

ขั้นตอนการฝึกอบรม DisplayPort Link:

• คู่มือผู้ใช้คอร์ DisplayPort IP

ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลอ้างอิงและข้อมูล DPCD ของ DisplayPort API ได้จากที่ใด

แหล่งข้อมูลต่อไปนี้จะให้คําแนะนําสําหรับการอ้างอิงอินเตอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน (API) และ DPCD ของ DisplayPort:

• ตําแหน่งที่ตั้ง DPCD ที่รองรับแหล่งที่มา
• ตําแหน่ง DPCD ที่รองรับ Sink
• คู่มือผู้ใช้ DisplayPort FPGA IP
  

3.การออกแบบบอร์ดและการจัดการพลังงาน

แนวทางการเชื่อมต่อแบบพิน

อุปกรณ์ Agilex™ 7

• แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7: F-ซีรีส์ และ I-ซีรีส์
• แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7: M-ซีรีส์

อุปกรณ์ Agilex™ 5

• แนวทางการเชื่อมต่อพิน: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Agilex™ 3

• แนวทางการเชื่อมต่อพิน: FPGAs และ SoC Agilex™ 3

อุปกรณ์ Stratix® 10

• แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Stratix® 10 GX, MX, TX และ SX

อุปกรณ์ Arria® 10

• แนวทางการเชื่อมต่อพินตระกูล Arria® 10 GX, GT และ SX

อุปกรณ์ Cyclone® 10 GX

• แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Cyclone® 10 GX

การตรวจสอบแผนผัง

อุปกรณ์ Agilex™ 7

• แผ่นงานการตรวจสอบแผนผัง Agilex™ 7: F-ซีรีส์ และ I-ซีรีส์
• แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 7: M-ซีรีส์

อุปกรณ์ Agilex™ 5

• แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 5: D-ซีรีส์ และ E-ซีรีส์

อุปกรณ์ Agilex™ 3

• แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 3

อุปกรณ์ Stratix® 10

• แผ่นงานการตรวจสอบแผนผัง Stratix® 10 GX, MX และ SX
• คู่มือผู้ใช้และแผนผัง Stratix® 10 GX FPGA Development Kit
• คู่มือผู้ใช้และ Schematic ของชุดเครื่องมือพัฒนา SoC SX Stratix® 10

อุปกรณ์ Arria® 10

• แผ่นงานการตรวจสอบแผนผัง Arria® 10 GX, GT และ SX Schematic
• คู่มือผู้ใช้และแผนผัง Arria® 10 GX FPGA Development Kit
• คู่มือผู้ใช้และแผนผัง Arria® 10 SoC Development Kit

อุปกรณ์ Cyclone® GX 10

• แผ่นงานการตรวจสอบแผนผัง Cyclone® 10 GX
• คู่มือผู้ใช้และ Schematic ของ Cyclone® 10 GX FPGA Development Kit

แนวทางการออกแบบบอร์ด

• คู่มือผู้ใช้แนวทางการออกแบบอุปกรณ์ Agilex™ 7 High-Speed Serial Interface Integrity
• คู่มือผู้ใช้ Agilex™ 5 PCB Design (HSSI, EMIF, MIPI, True Differential, PDN)
• แนวทางการออกแบบเลย์เอาต์ PCB การกําหนดเส้นทาง และเครือข่ายการกระจายพลังงาน: FPGAs Agilex™ 3 และ SoC
• AN 766: คู่มือผู้ใช้แนวทางการออกแบบเลย์เอาต์อินเทอร์เฟซสัญญาณความเร็วสูง Stratix® 10
• AN 958: โซลูชันแนวทางการออกแบบบอร์ด
• การทดสอบเค้าโครงบอร์ด
• AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้
• AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs
• AN745: แนวทางการออกแบบสําหรับอินเทอร์เฟซ FPGA DisplayPort
• แผนผัง FMC DisplayPort รุ่นปรับปรุงการ์ดลูก 8
• แผนผังรุ่นปรับปรุงการ์ดลูก FMC DisplayPort รุ่นปรับปรุง 11
• แผนผังการ์ดลูก HSMC DisplayPort 1.2

ข้อสงวนสิทธิ์: เราไม่แนะนําให้ปรับใช้การออกแบบบอร์ด Arria® 10 และ Stratix® 10 Development Kit ออนบอร์ด DisplayPort TX เนื่องจากไม่อนุญาตให้ใช้ PMA + การเชื่อม PCS ผู้ใช้จะได้รับคําแนะนําให้อ้างอิงการใช้งานการออกแบบ Bitec

การจัดการพลังงาน

• AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Agilex™ 7
• คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 7
• คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 5
• คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 3
• คู่มือผู้ใช้การจัดการพลังงาน Stratix® 10
• คู่มือผู้ใช้ Stratix® 10 Early Power Estimator
• AN 692: ข้อพิจารณาในการจัดลําดับพลังงานสําหรับอุปกรณ์ Agilex™ 7, Stratix 10, Arria® 10 และ Cyclone® 10 GX
• คู่มือผู้ใช้ Arria® 10 Early Power Estimator
• AN 711: คุณสมบัติการลดพลังงาน Arria® 10
• คู่มือผู้ใช้ Cyclone® 10 Early Power Estimator
• ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน
• AN 750: การใช้เครื่องมือ FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
• คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์
• AN 721: การสร้าง FPGA Power Tree
• คู่มือผู้ใช้ Quartus® Prime Pro Edition การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพ
• คู่มือผู้ใช้ FPGA Power and Thermal Calculator

การจัดการพลังงานความร้อน

อุปกรณ์ Agilex™

• AN 944: การสร้างแบบจําลองความร้อน Agilex™ 7 ด้วย FPGA Power and Thermal Calculator (PCT)
• คู่มือผู้ใช้การออกแบบระบายความร้อน Agilex™ 5 พร้อม Power และ Thermal Calculator (PTC)
• คู่มือผู้ใช้การออกแบบระบายความร้อน Agilex™ 3

อุปกรณ์ Stratix® 10

• AN 787: การสร้างแบบจําลองและการจัดการความร้อน Stratix® 10 ด้วยตัวประมาณพลังงานเบื้องต้น
• AN 943: การสร้างแบบจําลองความร้อน Stratix® 10 ด้วย FPGA Power and Thermal Calculator (PCT)

การจัดลําดับพลังงาน

อุปกรณ์ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 GX

• AN 692: ข้อควรพิจารณาในการจัดลําดับพลังงานสําหรับ อุปกรณ์ Agilex™ 7, Stratix® 10 Arria® 10 และ Cyclone® 10 GX

การออกแบบของฉันต้องมีการ์ดลูก Bitec FMC ฉันจะเลือกได้อย่างไร

ตารางต่อไปนี้ให้แนวทางด่วนในการเลือกการปรับปรุงการ์ดลูก Bitec FMC

มีข้อกําหนดในการใช้ช่องสัญญาณตัวรับส่งสัญญาณเลนเดียวหรือแบบคู่กับการ์ดลูก Bitec FMC สําหรับอุปกรณ์ 10 ซีรีส์หรือไม่

ใช่ สําหรับการออกแบบ DisplayPort ที่ใช้/อ้างอิงในการ์ดลูก Bitec FMC เวอร์ชันแรก (ฉบับปรับปรุง 8 และก่อนหน้า) การกําหนดพินในลิงก์ต่อไปนี้จะต้องตามมาที่ TX และ RX เนื่องจากการย้อนกลับของเลนและการผกผันขั้วที่ช่อง

ฉันจะสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-เท่านั้นได้อย่างไร

สามารถหาแนวทางทั่วไปในการสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX-only ได้ใน คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA IP หรือสามารถอ้างอิงคําอธิบายที่มีรายละเอียดเพิ่มเติมเกี่ยวกับการออกแบบเฉพาะ DisplayPort TX ได้ใน AN 883: Arria® 10 DisplayPort TX-only Design Guide

4.ตัวอย่างการออกแบบ

อุปกรณ์ Arria® 10

• AN 793: Arria® 10 DisplayPort 4Kp60 ที่มาพร้อมกับการออกแบบอ้างอิงรีทรานสมิตไปป์ไลน์การประมวลผลวิดีโอและภาพ
• คู่มือผู้ใช้การออกแบบ 10 DisplayPort TX-only Arria®
• ตัวอย่างการออกแบบ Arria® 10 DisplayPort โดยใช้ขั้วต่อบนบอร์ด (TX-เท่านั้น)
• คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort UHD Scaler และ Mixer
• AN 900: การออกแบบเฉพาะสําหรับ Arria® 10 DisplayPort 8K RX เท่านั้น
• AN 889: ตัวอย่างการออกแบบการแปลงรูปแบบวิดีโอ 8K DisplayPort

5. ดีบัก

ฉันจะดีบักการออกแบบ DisplayPort ของฉันได้อย่างไร

ตรวจสอบสถานะการเสร็จสิ้นการฝึกอบรมการเชื่อมต่อ อัตราการเชื่อมต่อ และจํานวนช่องสัญญาณบน LED ผู้ใช้บนบอร์ดของชุดเครื่องมือพัฒนา

• คู่มือผู้ใช้ตัวอย่างการออกแบบ DISPLAYPort Stratix® 10 FPGA IP

ตรวจสอบข้อมูล Video Main Stream Attributes (MSA) และปริมาณการรับส่งข้อมูลช่องสัญญาณเสริมของการฝึกอบรมลิงก์ผ่านเทอร์มินัล Nios II

• คู่มือผู้ใช้ DisplayPort FPGA IP
• AN 900: การออกแบบเฉพาะสําหรับ Arria® 10 DisplayPort 8K RX

คํานวณแบนด์วิดท์ความละเอียดวิดีโอที่จําเป็นและนาฬิกาที่กู้คืน

• เครื่องคํานวณแบนด์วิดธ์และ PCR DisplayPort

แปลธุรกรรม AUX การฝึกฝนลิงก์ DisplayPort

• เครื่องมือการแปล AUX DisplayPort Link Training