ศูนย์สนับสนุน DisplayPort IP
ศูนย์สนับสนุน DisplayPort IP จะจัดเป็นขั้นตอนมาตรฐานอุตสาหกรรม ซึ่งจะช่วยให้คุณมีทรัพยากรมากมายในการวางแผน เลือก ออกแบบ ปรับใช้ และตรวจสอบคอร์ IP DisplayPort ของคุณ นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีดึงระบบของคุณและดีบักลิงก์ DisplayPort หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบ DisplayPort ตั้งแต่ต้นจนจบ
ดูแหล่งข้อมูลการสนับสนุนเพิ่มเติมสําหรับ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10, อุปกรณ์ GX Intel® Cyclone® 10 ได้โดยการคลิกที่เอกสารประกอบที่เก็บถาวรหลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้
1. การเลือกอุปกรณ์และ IP
IP DisplayPort รองรับคุณสมบัติใดบ้าง
คําอธิบายคุณสมบัติ | |
---|---|
คุณสมบัติ DisplayPort IP Core |
การขนส่งโดยใช้แพ็กเก็ตข้อมูลสตรีมรอง |
แอปพลิเคชันทั่วไป |
|
การสนับสนุนตระกูลอุปกรณ์ |
|
เครื่องมือออกแบบ |
|
หมาย เหตุ: คุณสมบัติ High-bandwidth Digital Content Protection (HDCP) ไม่รวมอยู่ในซอฟต์แวร์ Intel Quartus Prime Pro Edition สําหรับข้อมูลเพิ่มเติม ได้มาจากคุณสมบัติ HDCP ที่โซลูชันการเชื่อมต่อสื่อ - Intel® FPGAs
ฉันควรใช้ตระกูลอุปกรณ์ Intel® FPGA ใด
อัตราลิงก์ที่ตระกูลอุปกรณ์รองรับ
ตารางด้านล่างแสดงข้อมูลแหล่งข้อมูลสําหรับอุปกรณ์ Arria V และ Cyclone V โดยใช้ M10K อุปกรณ์ Intel Arria 10, Intel Stratix 10 และ Stratix V โดยใช้ M20K
ได้รับทรัพยากรโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกของสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อนาฬิกา
ตระกูลอุปกรณ์ | สัญลักษณ์คู่ (โหมด 20 บิต) |
สัญลักษณ์ Quad (โหมด 40 บิต) |
FPGA Fabric Speed Grade |
---|---|---|---|
® Intel Agilex 7 (F-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10 |
1, 2, 3* |
Intel Stratix 10 (H-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3, UHBR10, UHBR20 (การสนับสนุนเบื้องต้นเท่านั้น) |
1, 2, 3* |
Intel Stratix 10 (L-tile) |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2, 3* |
Intel Arria 10 |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
1, 2 |
® Intel Cyclone 10 GX |
RBR, HBR, HBR2 |
RBR, HBR, HBR2, HBR3 |
5, 6 |
Stratix® V |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
1, 2, 3 |
Arria® V GX/GT/GS |
RBR, HBR |
RBR, HBR, HBR2 |
3, 4, 5 |
Arria® V GZ |
RBR, HBR, HBR2 |
RBR, HBR, HBR2 |
เกรดความเร็วที่รองรับใดๆ |
Cyclone® V |
RBR, HBR |
RBR, HBR |
เกรดความเร็วที่รองรับใดๆ |
หมายเหตุ: การสนับสนุนแบบมีเงื่อนไขสําหรับ Intel Agilex 7, Intel Arria 10 และ Intel Stratix 10 FPGA Fabric Speed Grade 3 ติดต่อตัวแทนฝ่ายขายของคุณสําหรับข้อมูลเพิ่มเติม
การใช้ทรัพยากร DisplayPort Intel FPGA IP Core FPGA คืออะไร
ประสิทธิภาพและการใช้ทรัพยากร
ข้อมูลการใช้ทรัพยากรบ่งชี้ประสิทธิภาพที่คาดหวังทั่วไปสําหรับ DisplayPort Intel FPGA IP
ตารางด้านล่างแสดงรายการทรัพยากรและประสิทธิภาพที่คาดหวังสําหรับรูปแบบที่เลือก ผลลัพธ์ได้มาจากการใช้ซอฟต์แวร์ Intel Quartus Prime Pro Edition เวอร์ชั่น 20.2 สําหรับอุปกรณ์ต่อไปนี้:
- ® Intel Agilex F-tile (AGIB027R31B1E2VR0)
- Intel Stratix 10 (1SG280HU1F50E2VGS1)
- Intel Arria 10 (10AX115S2F45I1SG)
- Intel Cyclone 10 GX (10CX220YF780E5G)
การใช้งานแหล่งข้อมูล Intel FPGA IP DisplayPort 1.4
ตารางด้านล่างแสดงข้อมูลแหล่งข้อมูลสําหรับอุปกรณ์ Intel Agilex 7, Intel Arria 10, Intel Cyclone 10 GX และ Intel Stratix 10 อุปกรณ์โดยใช้ M20K ได้รับทรัพยากรโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกของสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 1 พิกเซลต่อนาฬิกา, 4 พิกเซลต่อนาฬิกาสําหรับ Intel Agilex 7
อุปกรณ์ |
กระแส |
ทิศ ทาง |
สัญลักษณ์ต่อ นาฬิกา |
ALM |
การลงทะเบียนลอจิก หลัก |
การลงทะเบียนลอจิก รอง |
บิตหน่วยความจํา |
ความ ทรง จำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
® Intel Agilex 7 |
Sst |
Rx |
Quad |
7040 |
11781 |
- |
18368 |
18 |
Sst |
Tx |
Quad |
7600 |
10149 |
- |
26576 |
29 |
|
Intel® Stratix® 10 |
SST (Single Stream) |
Rx |
คู่ |
5,200 |
7,700 |
640 |
16,256 |
11 |
SST (Single Stream) |
Rx |
Quad |
7,100 |
9,500 |
880 |
18,816 |
14 |
|
SST (Single Stream) |
Tx |
คู่ |
5,100 |
7,100 |
420 |
12,176 |
15 |
|
SST (Single Stream) |
Tx |
Quad |
7,100 |
9,200 |
550 |
22,688 |
29 |
|
Intel® Arria® 10 |
SST (Single Stream) |
Rx |
คู่ |
4,200 |
6,900 |
1,200 |
16,256 |
11 |
SST (Single Stream) |
Rx |
Quad |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (Single Stream) |
Tx |
คู่ |
4,700 |
6,300 |
1,000 |
6,728 |
6 |
|
SST (Single Stream) |
Tx |
Quad |
6,700 |
8,400 |
1,200 |
16,520 |
13 |
|
Mst |
Rx |
Quad |
20,100 |
24,400 |
4,500 |
58,368 |
32 |
|
(4 สตรีม) |
Tx |
Quad |
26,400 |
29,000 |
4,300 |
21,728 |
34 |
|
Intel® Cyclone® 10 GX |
SST (Single Stream) |
Rx |
คู่ |
4,200 |
7,000 |
1,200 |
16,256 |
11 |
SST (Single Stream) |
Rx |
Quad |
6,000 |
8,800 |
1,600 |
18,816 |
14 |
|
SST (Single Stream) |
Tx |
คู่ |
4,600 |
6,200 |
1,000 |
10,568 |
8 |
|
SST (Single Stream) |
Tx |
Quad |
6,800 |
8,400 |
1,200 |
17,096 |
13 |
|
Mst |
Rx |
คู่ |
22,000 |
24,400 |
4,400 |
58,368 |
32 |
|
(4 สตรีม) |
Tx |
Quad |
26,500 |
29,000 |
4,400 |
36,576 |
32 |
การใช้งานทรัพยากร Intel FPGA IP DisplayPort 2.0
ตารางด้านล่างแสดงข้อมูลแหล่งข้อมูลสําหรับอุปกรณ์ Intel Stratix 10 เครื่องโดยใช้ M20K จํานวนทรัพยากรสําหรับ DP2.0 รวมถึงจํานวนทรัพยากรสําหรับ DP1.4 ด้วย ได้รับทรัพยากรโดยใช้การตั้งค่าพารามิเตอร์ต่อไปนี้:
- โหมด = simplex
- จํานวนเลนสูงสุด = 4 เลน
- ความลึกของสีอินพุตวิดีโอสูงสุด = 8 บิตต่อสี (bpc)
- โหมดอินพุตพิกเซล = 4 พิกเซลต่อนาฬิกา
อุปกรณ์ |
กระแส |
ทิศ ทาง |
สัญลักษณ์ต่อ นาฬิกา |
ALM |
การลงทะเบียนลอจิก หลัก |
การลงทะเบียนลอจิก รอง |
ความ ทรง จำ บิต |
ความ ทรง จำ M10K หรือ M20K |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
MST (1 สตรีม) |
Rx |
- |
21,500 |
38,000 |
- |
244,352 |
74 |
MST (1 สตรีม) |
Tx |
- |
32,500 |
43,000 |
- |
265,232 |
154 |
|
MST (4 สตรีม) |
Rx |
- |
48,000 |
70,751 |
- |
357,632 |
164 |
|
MST (4 สตรีม) |
Tx |
- |
104,000 |
125,478 |
- |
535,808 |
572 |
การใช้ทรัพยากร HDCP
ตารางแสดงรายการข้อมูลทรัพยากร HDCP สําหรับ DisplayPort Intel FPGA IP พร้อมการกําหนดค่า SST (สตรีมเดียว) และที่เลนสูงสุด 4 การกําหนดค่าสําหรับอุปกรณ์ Intel Arria 10 และ Intel Stratix 10
อุปกรณ์ |
HDCP IP |
รองรับการจัดการคีย์ HDCP |
สัญลักษณ์ต่อนาฬิกา |
ALM |
ALUT แบบรวม |
การลงทะเบียนลอจิก |
หน่วยความจํา M20K |
Dsp |
---|---|---|---|---|---|---|---|---|
Intel® Stratix® 10 |
HDCP 2.3 TX |
0 |
คู่ |
7,723 |
11,555 |
13,685 |
10 |
3 |
HDCP 2.3 TX |
0 |
Quad |
10,767 |
17,154 |
17,842 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
คู่ |
8,232 |
12,376 |
14,123 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Quad |
11,082 |
17,741 |
18,125 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
คู่ |
8,431 |
12,626 |
14,647 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Quad |
11,304 |
18,071 |
18,586 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
คู่ |
8,796 |
13,174 |
14,707 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Quad |
11,690 |
18,658 |
18,847 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
คู่ |
3,154 |
4,108 |
5,181 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Quad |
4,794 |
6,194 |
7,640 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
คู่ |
3,614 |
4,894 |
5,916 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Quad |
5,169 |
6,979 |
6,791 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
คู่ |
2,602 |
3,355 |
4,245 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Quad |
4,229 |
5,428 |
6,452 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
คู่ |
3,045 |
4,022 |
4,904 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Quad |
4,656 |
6,173 |
5,773 |
5 |
0 |
|
Intel® Arria® 10 |
HDCP 2.3 TX |
0 |
คู่ |
6,752 |
10,724 |
13,138 |
10 |
3 |
HDCP 2.3 TX |
0 |
Quad |
9,934 |
16,760 |
16,716 |
10 |
3 |
|
HDCP 2.3 TX |
1 |
คู่ |
7,165 |
11,350 |
13,615 |
12 |
3 |
|
HDCP 2.3 TX |
1 |
Quad |
10,374 |
17,364 |
17,561 |
12 |
3 |
|
HDCP 2.3 RX |
0 |
คู่ |
7,395 |
11,721 |
13,775 |
11 |
3 |
|
HDCP 2.3 RX |
0 |
Quad |
10,547 |
17,674 |
17,335 |
11 |
3 |
|
HDCP 2.3 RX |
1 |
คู่ |
7,785 |
12,420 |
14,213 |
13 |
3 |
|
HDCP 2.3 RX |
1 |
Quad |
10,972 |
18,424 |
18,167 |
13 |
3 |
|
HDCP 1.3 TX |
0 |
คู่ |
2,505 |
3,826 |
5,336 |
2 |
0 |
|
HDCP 1.3 TX |
0 |
Quad |
3,724 |
5,648 |
5,882 |
2 |
0 |
|
HDCP 1.3 TX |
1 |
คู่ |
2,849 |
4,429 |
5,846 |
4 |
0 |
|
HDCP 1.3 TX |
1 |
Quad |
4,142 |
6,335 |
6,635 |
4 |
0 |
|
HDCP 1.3 RX |
0 |
คู่ |
1,995 |
2,879 |
4,248 |
3 |
0 |
|
HDCP 1.3 RX |
0 |
Quad |
3,270 |
4,810 |
4,851 |
3 |
0 |
|
HDCP 1.3 RX |
1 |
คู่ |
2,382 |
3,549 |
4,821 |
5 |
0 |
|
HDCP 1.3 RX |
1 |
Quad |
3,677 |
5,472 |
5,604 |
5 |
0 |
2. การออกแบบที่ไหลเวียนและการรวม IP
มีข้อมูลที่เกี่ยวข้องกับ DisplayPort และเอกสารอะไรบ้าง
Intel® Agilex® 7 (F-tile), Intel® Stratix® 10 (H-tile and L-tile), Intel® Arria® 10, Intel® Cyclone® 10 GX, Arria V GX/GT/GS, Arria V GZ, Cyclone V, Stratix V
ฉันจะสร้างคอร์ DisplayPort IP ได้อย่างไร
ขั้นตอนการสร้าง DisplayPort IP Core ในซอฟต์แวร์ Intel Quartus Prime สามารถดูได้ในบทที่ระบุพารามิเตอร์และตัวเลือก IP
มีการสนับสนุนอะไรในตัวอย่างการออกแบบ DisplayPort ที่สร้างขึ้น Intel Quartus
ตัวอย่างการออกแบบคอร์สําหรับ DisplayPort Intel FPGA IP แสดงลูปเปอร์แบบขนานจากอินสแตนซ์ DisplayPort RX ไปยังอินสแตนซ์ DisplayPort TX โดยมีหรือไม่มีโมดูล Pixel Clock Recovery (PCR) ตารางด้านล่างแสดงตัวเลือกตัวอย่างการออกแบบที่มีให้สําหรับอุปกรณ์ Intel Agilex 7, Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX
ประเภทลูปโหลด | โหมดอัตรา | แชนแนล | ของการออกแบบ | อุปกรณ์ | |
---|---|---|---|---|---|
Intel Agilex 7 |
ลูปหน้าจอแบบขนาน DisplayPort SST ที่ไม่มี PCR | DisplayPort SST |
RBR, HBR, HBR2, HBR3, UHBR10 |
Simplex |
แบบขนานที่ไม่มี PCR |
ลูปเปอร์ DisplayPort SST แบบขนานพร้อมอินเทอร์เฟซวิดีโอ AXIS | DisplayPort SST | RBR, HBR, HRB2, HBR3, UHBR10 | Simplex | แบบขนานกับอินเทอร์เฟซวิดีโอ AXIS | |
Intel Stratix 10 |
ลูปเปอร์ DisplayPort SST แบบขนานกับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานกับ PCR |
ลูปหน้าจอแบบขนาน DisplayPort SST ที่ไม่มี PCR | DisplayPort SST |
UHBR10 (Stratix 10 H-tile), HBR3, HBR2, HBR และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST-only TX | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-only | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
Intel Arria 10 |
ลูปเปอร์ DisplayPort SST แบบขนานกับ PCR (มีและไม่มี HDCP) | DisplayPort SST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานกับ PCR |
ลูปหน้าจอแบบขนาน DisplayPort SST ที่ไม่มี PCR | DisplayPort SST |
HBR3, HBR2, HBR, และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปหน้าจอแบบขนาน DisplayPort MST พร้อม PCR | DisplayPort MST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานกับ PCR |
|
ลูปหน้าจอแบบขนาน DisplayPort MST ที่ไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST-only TX |
DisplayPort SST |
HBR3, HBR2, HBR , และ RBR | Simplex |
- |
|
DisplayPort SST RX-only |
DisplayPort SST |
HBR3, HBR2, HBR , และ RBR | Simplex |
- |
|
Intel Cyclone 10 GX |
ลูปหน้าจอแบบขนาน DisplayPort SST พร้อม PCR | DisplayPort SST |
HBR3, HBR2, HBR, และ RBR | Simplex |
แบบขนานกับ PCR |
ลูปหน้าจอแบบขนาน DisplayPort SST พร้อม PCR | DisplayPort SST |
HBR3, HBR2, HBR, และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
ลูปหน้าจอแบบขนาน DisplayPort MST พร้อม PCR | DisplayPort MST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานกับ PCR |
|
ลูปหน้าจอแบบขนาน DisplayPort MST ที่ไม่มี PCR | DisplayPort MST |
HBR3, HBR2, HBR , และ RBR | Simplex |
แบบขนานที่ไม่มี PCR |
|
DisplayPort SST-only TX | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - | |
DisplayPort SST RX-only | DisplayPort SST | HBR3, HBR2, HBR, RBR | Simplex | - |
ฉันจะสร้างตัวอย่างการออกแบบ Intel Quartus DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex® 7, Intel Stratix, Intel Arria 10 และ Intel Cyclone 10 GX ให้ใช้เครื่องมือแก้ไขพารามิเตอร์ DisplayPort Intel FPGA ในซอฟต์แวร์ Intel Quartus Prime Pro Edition เพื่อสร้างตัวอย่างการออกแบบ
- คลิก เครื่องมือ >แคตตาล็อก IP และเลือกตระกูลอุปกรณ์เป้าหมาย
- ในแคตตาล็อก IP ให้ค้นหาและดับเบิลคลิกที่ DisplayPort Intel FPGA IP หน้าต่างรูปแบบ IP ใหม่จะปรากฏขึ้น
- ระบุชื่อระดับสูงสุดสําหรับรูปแบบ IP แบบกําหนดเองของคุณ ตัวแก้ไขพารามิเตอร์จะบันทึกการตั้งค่ารูปแบบ IP ใน IP ที่ชื่อไฟล์
- คุณสามารถเลือกอุปกรณ์ FPGA เฉพาะในช่องอุปกรณ์ หรือเลือกอุปกรณ์ซอฟต์แวร์ Intel Quartus Prime ตามค่าเริ่มต้นไว้
- คลิก ตกลง ตัวแก้ไขพารามิเตอร์จะปรากฏขึ้น
- ปรับตั้งค่าพารามิเตอร์ที่ต้องการสําหรับทั้ง TX และ RX
- บนแท็บ ตัวอย่างการออกแบบ ให้เลือกตัวอย่างการออกแบบที่ตรงกับเกณฑ์ของคุณ
- เลือก การจําลอง เพื่อสร้างการทดสอบและเลือกการสังเคราะห์เพื่อสร้างตัวอย่างการออกแบบฮาร์ดแวร์ คุณต้องเลือกอย่างน้อยหนึ่งตัวเลือกเหล่านี้เพื่อสร้างไฟล์ตัวอย่างการออกแบบ หากคุณเลือกทั้งสองอย่าง เวลาเจนเนอเรชั่นจะนานกว่า
- สําหรับชุดพัฒนาเป้าหมาย ให้เลือกชุดพัฒนา Intel FPGA ที่มีอยู่ หากคุณเลือกชุดพัฒนา อุปกรณ์เป้าหมาย (ที่เลือกในขั้นตอนที่ 4) จะเปลี่ยนให้ตรงกับอุปกรณ์บนชุดพัฒนา
- คลิก สร้างการออกแบบตัวอย่าง
ในทํานองเดียวกัน ลิงก์ด้านล่างจะมีคําแนะนําเป็นขั้นตอนในการสร้าง
ตัวอย่างการออกแบบ DisplayPort จากซอฟต์แวร์ Intel Quartus Prime:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel® Stratix® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone 10 GX FPGA IP DisplayPort®
ฉันจะรวบรวมและทดสอบการออกแบบของฉันได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex 7 และ 10 ซีรี่ส์ ขั้นตอนในการคอมไพล์และทดสอบการออกแบบ DisplayPort ของคุณสามารถหาได้ใน DisplayPort Design ต่อไปนี้
การรวบรวมและการทดสอบการออกแบบ:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel® Stratix® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone 10 GX FPGA IP DisplayPort®
ฉันจะทําการจําลองการทํางาน DisplayPort ได้อย่างไร
สําหรับอุปกรณ์ Intel Agilex 7, Intel Stratix, Intel Arria 10 และ Intel Cyclone 10 GX ด้านล่างเป็นขั้นตอนในการสร้างการจําลองการทํางาน DisplayPort:
เปิดใช้งานตัวเลือกการจําลองใน DisplayPort Parameter Editor และสร้างตัวอย่างการออกแบบ DisplayPort
การออกแบบการจําลอง:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel® Stratix® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone 10 GX FPGA IP DisplayPort®
การทดสอบการจําลอง:
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel Agilex® 7 F-Tile FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ DisplayPort Intel® Stratix® 10 FPGA IP
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA DisplayPort
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone 10 GX FPGA IP DisplayPort®
ฉันจะค้นหาข้อมูลเกี่ยวกับคอร์กู้คืนนาฬิกาได้ที่ไหน
ตัวอย่างการออกแบบ Intel Agilex 7, Intel Stratix, Intel Arria 10 และ Intel Cyclone 10 GX DisplayPort ใช้ IP การกู้คืนนาฬิกาพิกเซล
ข้อมูลคอร์กู้คืนนาฬิกา:
ฉันจะค้นหาข้อมูลเกี่ยวกับโฟลว์การฝึกอบรมลิงก์ DisplayPort ได้ที่ไหน
ก่อนที่อุปกรณ์ต้นทางจะสามารถส่งข้อมูลวิดีโอไปยังอุปกรณ์จมได้ จะต้องทํากระบวนการฝึกฝนลิงก์ให้เสร็จสิ้นระหว่างอ่างล้างจานต้นทาง
โฟลว์การฝึกอบรมลิงก์ DisplayPort:
ฉันจะค้นหาข้อมูลเกี่ยวกับการอ้างอิง DisplayPort API และข้อมูล DPCD ได้จากที่ใด
แหล่งข้อมูลต่อไปนี้จะให้คําแนะนําสําหรับการอ้างอิงอินเทอร์เฟซการเขียนโปรแกรมแอปพลิเคชัน DisplayPort (API) และ DPCD:
3. การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อพิน
อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
การตรวจสอบแผนผัง
อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- การตรวจสอบแผนผัง Intel Stratix 10 GX, MX และ SX Schematic
- คู่มือผู้ใช้และแผนผังชุดพัฒนา FPGA GX Intel Stratix 10 GX
- คู่มือผู้ใช้และแผนผังชุดพัฒนา SoC Intel Stratix 10 SX
อุปกรณ์ Intel Arria 10
- การตรวจสอบแผนผัง Intel Arria 10 GX, GT และ SX Schematic Review
- คู่มือผู้ใช้และแผนผังชุดพัฒนา FPGA GX Intel Arria 10 GX
- คู่มือผู้ใช้และแผนผังชุดพัฒนา SoC Intel Arria 10
อุปกรณ์ Intel Cyclone GX 10
- Intel Cyclone 10 GX Schematic Review การใช้งาน
- คู่มือผู้ใช้และแผนผังชุดพัฒนา FPGA GX Intel Cyclone 10 GX
แนวทางการออกแบบบอร์ด
- AN 958: โซลูชันแนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ของ Intel®
- AN 766: แนวทางการออกแบบเลย์เอาต์อินเทอร์เฟซสัญญาณความเร็วสูง Intel Stratix 10 อุปกรณ์
- 613: ข้อควรพิจารณาเกี่ยวกับการออกแบบ PCB Stackup สําหรับ FPGAs Intel
- AN745: แนวทางการออกแบบสําหรับอินเทอร์เฟซ DisplayPort Intel FPGA
- การแก้ไขแผนผังการ์ดลูก FMC DisplayPort 8
- การแก้ไขแผนผังการ์ดลูก FMC DisplayPort 11
- แผนผังการ์ดลูก HSMC DisplayPort 1.2
ข้อสงวนสิทธิ์: ไม่แนะนําให้ใช้การปรับใช้งานการออกแบบบอร์ด DisplayPort TX บนบอร์ด Intel Arria 10 และ Intel Stratix 10 เนื่องจากไม่อนุญาตให้ใช้การเชื่อม PMA + PCS ขอแนะนําให้ผู้ใช้อ้างถึงการปรับใช้การออกแบบของวันสไตรก์แอสเสท
การจัดการพลังงาน
- ตัวประมาณพลังงานในช่วงต้น (EPE) และตัววิเคราะห์พลังงาน
- AN 750: การใช้เครื่องมือ Intel FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
- คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) เฉพาะอุปกรณ์ (PDN) 2.0
- คู่มือผู้ใช้ FPGAs Intel® Cyclone® 10 GX
- คู่มือผู้ใช้ FPGAs Intel® Arria® 10 ตัวประมาณการใช้พลังงานในช่วงต้น
- 711: คุณสมบัติการลดพลังงานในอุปกรณ์ Intel® Arria® 10
- AN 721: การสร้างโครงสร้างขุมพลัง FPGA
- AN 692: ข้อควรพิจารณาเกี่ยวกับการจัดลําดับพลังงานสําหรับอุปกรณ์ Intel® Cyclone® 10 GX, Intel® Arria® 10, Intel® Stratix® 10 และอุปกรณ์ Intel Agilex® 7
- คู่มือผู้ใช้ FPGAs Intel® Stratix® 10 ตัวประมาณการใช้พลังงานในช่วงต้น
- คู่มือผู้ใช้การจัดการพลังงาน Intel® Stratix® 10
- คู่มือผู้ใช้ Intel® Agilex® 7 Power Management
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
- การวิเคราะห์พลังงานและการเพิ่มประสิทธิภาพคู่มือผู้ใช้ Intel® Quartus® Prime Pro Edition
- คู่มือผู้ใช้ Intel® FPGA Power and Thermal Calculator
การจัดการพลังงานความร้อน
อุปกรณ์ Intel Stratix 10
- AN 787: Intel® Stratix®การสร้างโมเดลและการจัดการความร้อน 10 เครื่องด้วยตัวประมาณพลังงานในช่วงต้น
- AN 943: แบบจําลองความร้อนสําหรับ FPGAs Intel Stratix 10 Intel Stratix พร้อม Intel FPGA Power and Thermal Calculator
- AN 944: แบบจําลองความร้อนสําหรับ FPGAs Intel Agilex® 7 ที่มาพร้อมกับ Intel® FPGA Power and Thermal Calculator
การจัดลําดับพลังงาน
อุปกรณ์ Intel Stratix 10, Intel Cyclone 10 GX และ Intel Arria 10
การออกแบบของฉันต้องใช้การ์ดลูก "เอฟเอ็มซี" ที่ยังไม่มีงานออกแบบ ฉันจะเลือกได้อย่างไร
ตารางต่อไปนี้ให้แนวทางฉบับย่อในการเลือกการปรับปรุงบัตรลูกของ Fabricc FMC
การปรับปรุงแก้ไขการ์ดลูกเอฟเอ็มซี |
อัตราข้อมูลที่รองรับ |
---|---|
การปรับปรุงแก้ไข 8 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(5.4 Gbps), HBR3(8.1 Gbps), UHBR10 (10 Gbps) |
การปรับปรุงแก้ไข 11 |
RBR(1.62 Gbps), HBR(2.7 Gbps), HBR2(2.7 Gbps), HBR3(8.1 Gbps) |
ข้อกําหนดใด ๆ ในการใช้ช่องสัญญาณตัวรับส่งสัญญาณเลนเดียวหรือสองเลนที่มีการ์ดลูกที่มาพร้อมตัวรับส่งสัญญาณที่มาพร้อมอุปกรณ์ 10 ซีรี่ส์
ใช่ สําหรับการออกแบบ DisplayPort ที่ใช้/หรือเรียกว่าในเวอร์ชันต้นๆ ของการ์ดรองของ Fabricc FMC (การแก้ไข 9 และก่อนหน้า) จะต้องติดตามการบ้านพินในลิงก์ต่อไปนี้ที่ TX และ RX เนื่องจากการกลับรายการเลนและขั้วที่ช่องสัญญาณ
อุปกรณ์ |
หมายเลขชิ้นส่วนอุปกรณ์ |
ลิงก์ไปยังคู่มือการมอบหมายพิน |
---|---|---|
อุปกรณ์ Intel Stratix 10 |
1SG280HU1F50E2VGS1 |
|
อุปกรณ์ Intel Arria 10 |
10AX115S2F45I1SG |
|
อุปกรณ์ Intel Cyclone 10 GX |
10CX220YF780E5G |
ฉันจะสร้างการออกแบบ DisplayPort TX เท่านั้นหรือ RX เท่านั้นได้อย่างไร
คู่มือทั่วไปในการสร้างการออกแบบ DisplayPort TX เท่านั้น หรือ RX เท่านั้น สามารถดูได้ใน® คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria 10 FPGA IP หรืออาจอ้างอิงคําอธิบายโดยละเอียดเพิ่มเติมสําหรับการออกแบบเฉพาะ DisplayPort TX เท่านั้นใน AN 883: Intel Arria คู่มือผู้ใช้การออกแบบเฉพาะ DisplayPort TX 10
4. ตัวอย่างการออกแบบ
อุปกรณ์ Intel Arria 10
- AN 793: Intel Arria 10 DisplayPort 4Kp60 พร้อมด้วยการออกแบบอ้างอิงไปป์ไลน์การประมวลผลวิดีโอและภาพ
- คู่มือผู้ใช้การออกแบบเฉพาะ Intel Arria 10 DisplayPort TX
- ตัวอย่างการออกแบบ DisplayPort Intel Arria 10 โดยใช้ขั้วต่อในตัว (TX-Only)
- คู่มือผู้ใช้ DisplayPort UHD Scaler และ Mixer Design
- AN 900: การออกแบบเฉพาะ Intel® Arria 10 DisplayPort 8K RX เท่านั้น
- AN 889: ตัวอย่างการออกแบบการแปลงรูปแบบวิดีโอ 8K DisplayPort
5. ดีบัก
ฉันจะดีบักการออกแบบ DisplayPort ของฉันได้อย่างไร
ตรวจสอบสถานะการฝึกอบรมการเชื่อมต่อให้เสร็จสมบูรณ์ อัตราการเชื่อมต่อ และจํานวนช่องสัญญาณบนไฟ LED ผู้ใช้บนบอร์ดของชุดพัฒนา
ติดตามข้อมูล Main Stream Attributes (MSA) ของวิดีโอ และการรับส่งข้อมูลช่องทางเสริมของการฝึกอบรมลิงก์ผ่านเทอร์มินัล Nios II
- คู่มือผู้ใช้ DisplayPort Intel® FPGA IP
- AN 900: การออกแบบเฉพาะ Intel® Arria 10 DisplayPort 8K RX เท่านั้น
คํานวณแบนด์วิดท์ความละเอียดวิดีโอที่จําเป็นและนาฬิกาที่กู้คืน
แปลธุรกรรม AUX ของการฝึกอบรมลิงก์ DisplayPort
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้