JESD204B/JESD204C Intel® FPGA IP Core – ศูนย์สนับสนุน
ศูนย์สนับสนุนคอร์ Intel® FPGA IP JESD204B/C ให้ข้อมูลเกี่ยวกับวิธีเลือก ออกแบบ และใช้งานลิงก์ JESD204B/C นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีดึงระบบของคุณและดีบักลิงก์ JESD204B/C หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบ JESD204B/C ตั้งแต่ต้นจนจบ
รับแหล่งข้อมูลสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 และ Intel Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: เอกสารที่เก็บถาวร หลักสูตรการฝึกอบรม วิดีโอและเว็บคาสต์ ตัวอย่างการออกแบบ และฐานความรู้
เริ่มต้นใช้งาน
1. การเลือกอุปกรณ์และ IP
ฉันควรใช้ Intel® FPGA ตระกูลใด
ตารางที่ 1 - JESD204B Intel® FPGA IP ประสิทธิภาพคอร์
| Device Family | FPGA Speed Grade FPGA Fabric Speed | Grade Data Rate | Link Clock fMAX (MHz) | ||
|---|---|---|---|---|---|
| เปิดใช้งาน Hard PC (Gbps) | เปิดใช้งาน Soft PC (Gbps) 1 | ||||
| ® Intel Agilex 7 (F-Tile) | 1 | -1 | ไม่รองรับ | 2.0 ถึง 20.0 | data_rate/40 |
| -2 | ไม่รองรับ | 2.0 ถึง 19.2 | data_rate/40 | ||
| 2 | -2 | ไม่รองรับ | 2.0 ถึง 19.2 | data_rate/40 | |
| -3 | ไม่รองรับ | 1.0 ถึง 16.7 | data_rate/40 | ||
| 3 | -3 | ไม่รองรับ | 2.0 ถึง 16.7 | data_rate/40 | |
| ® Intel Agilex 7 (E-Tile) | 2 | -2 | ไม่รองรับ | 2.0 ถึง 17.4 | data_rate/40 |
| 3 | -2 | ไม่รองรับ | 2.0 ถึง 17.4 | data_rate/40 | |
| -3 | ไม่รองรับ | 2.0 ถึง 16.0 | data_rate/40 | ||
| Intel® Stratix® 10 (L-Tile และ H-Tile) | 1 | 1 | 2.0 ถึง 12.0 | 2.0 ถึง 16.02 | data_rate/40 |
| 2 | 2.0 ถึง 12.0 | 2.0 ถึง 14.0 | data_rate/40 | ||
| 2 | 1 | 2.0 ถึง 9.83 | 2.0 ถึง 16.02 | data_rate/40 | |
| 2 | 2.0 ถึง 9.83 | 2.0 ถึง 14.0 | data_rate/40 | ||
| 3 | 1 | 2.0 ถึง 9.83 | 2.0 ถึง 16.02 | data_rate/40 | |
| 2 | 2.0 ถึง 9.83 | 2.0 ถึง 14.0 | data_rate/40 | ||
| 3 | 2.0 ถึง 9.83 | 2.0 ถึง 13.0 | data_rate/40 | ||
| Intel® Stratix® 10 (E-Tile) | 1 | 1 | ไม่รองรับ | 2.0 ถึง 16.02 | data_rate/40 |
| 2 | ไม่รองรับ | 2.0 ถึง 14.0 | data_rate/40 | ||
| 2 | 1 | ไม่รองรับ | 2.0 ถึง 16.02 | data_rate/40 | |
| 2 | ไม่รองรับ | 2.0 ถึง 14.0 | data_rate/40 | ||
| 3 | 3 | ไม่รองรับ | 2.0 ถึง 13.0 | data_rate/40 | |
| Intel® Arria® 10 | 1 | 1 | 2.0 ถึง 12.0 | 2.0 ถึง 15.0 2 3 | อัตราข้อมูล/40 |
| 2 | 1 | 2.0 ถึง 12.0 | 2.0 ถึง 15.0 2 3 | อัตราข้อมูล/40 | |
| 2 | 2.0 ถึง 9.83 | 2.0 ถึง 15.0 2 3 | อัตราข้อมูล/40 | ||
| 3 | 1 | 2.0 ถึง 12.0 | 2.0 ถึง 14.2 2 4 | อัตราข้อมูล/40 | |
| 2 | 2.0 ถึง 9.83 | 2.0 ถึง 14.2 2 5 | อัตราข้อมูล/40 | ||
| 4 | 3 | 2.0 ถึง 8.83 | 2.0 ถึง 12.56 | อัตราข้อมูล/40 | |
| Intel® Cyclone® 10 GX | <เกรดความเร็วที่รองรับ Any> | <เกรดความเร็วที่รองรับ Any> | 2.0 ถึง 6.25 | 2.0 ถึง 6.25 | อัตราข้อมูล/40 |
ตารางที่ 2 - JESD204C Intel® FPGA IP ประสิทธิภาพคอร์
| Device Family | FPGA Speed Grade FPGA Fabric Speed | Grade Data Rate | Link Clock fMAX (MHz) | ||
|---|---|---|---|---|---|
| เปิดใช้งาน Hard PC (Gbps) | เปิดใช้งาน Soft PC (Gbps) | ||||
| ® Intel Agilex 7 (F-Tile) | 1 | -1 | ไม่รองรับ | 5 ถึง 32.44032 | data_rate/40 |
| -2 | ไม่รองรับ | 5 ถึง 32.44032* | data_rate/40 | ||
| 2 | -1 | ไม่รองรับ | 5 ถึง 28.8948* | data_rate/40 | |
| -2 | ไม่รองรับ | 5 ถึง 28.8948* | data_rate/40 | ||
| -3 | ไม่รองรับ | 5 ถึง 24.33024 | data_rate/40 | ||
| 3 | -3 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | |
| ® Intel Agilex 7 (E-Tile) | 1 | -1 | ไม่รองรับ | 5 ถึง 28.9 | data_rate/40 |
| 2 | -2 | ไม่รองรับ | 5 ถึง 28.3 | data_rate/40 | |
| -3 | ไม่รองรับ | 5 ถึง 25.6 | data_rate/40 | ||
| 3 | -2 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | |
| -3 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | ||
| Intel® Stratix® 10 (E-Tile) | 1 | -1 | ไม่รองรับ | 5 ถึง 28.9 | data_rate/40 |
| -2 | ไม่รองรับ | 5 ถึง 25.6 | data_rate/40 | ||
| 2 | -1 | ไม่รองรับ | 5 ถึง 28.3 | data_rate/40 | |
| -2 | ไม่รองรับ | 5 ถึง 25.6 | data_rate/40 | ||
| 3 | -1 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | |
| -2 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | ||
| -3 | ไม่รองรับ | 5 ถึง 17.4 | data_rate/40 | ||
1. เลือก เปิดใช้งาน Soft PCS เพื่อให้ได้อัตราข้อมูลสูงสุด สําหรับคอร์ TX IP ทําให้ซอฟต์พีซีมีการใช้ทรัพยากรเพิ่มขึ้น 3-8% สําหรับคอร์ RX IP การเปิดใช้งาน Soft PCS จะทําให้การใช้ทรัพยากรเพิ่มขึ้น 10-20%
2. ดูตารางข้อมูลอุปกรณ์ Intel Arria 10 และ Intel Stratix 10 สําหรับอัตราข้อมูลสูงสุดที่รองรับในเกรดความเร็วของตัวรับส่งสัญญาณและสภาพแวดล้อมการทํางานของพาวเวอร์ซัพพลายตัวรับส่งสัญญาณ
3. เมื่อใช้โหมด Soft PCS ที่ 15.0 Gbps ระยะขอบของเวลาจะมีข้อจํากัดมาก ขอแนะนําให้คุณเปิดใช้งานความพยายามที่เหมาะสมสูง ลงทะเบียนการทําซ้ํา และลงทะเบียนการกําหนดเวลาเพื่อปรับปรุงประสิทธิภาพการกําหนดเวลา
4. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือสูงสุด 12.288 Gbps
5. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 11.0 Gbps
6. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 10.0 Gbps
2. การออกแบบที่ไหลเวียนและการรวม IP
ฉันจะค้นหาข้อมูลเกี่ยวกับการผนวกรวม IP ได้ที่ไหน
® อุปกรณ์ Intel Agilex 7
- 901: การนําการออกแบบลิงก์คู่ตัวแปลงอนาล็อกเป็นดิจิทัลมาใช้พร้อม IP INTEL AGILEX® 7 FPGA E-Tile JESD204C RX
- AN 967: การซิงโครไนซ์อุปกรณ์หลายตัวในระบบอาร์เรย์แบบดิจิตอล
อุปกรณ์ Intel® Stratix® 10
- AN804: การปรับใช้การออกแบบ ADC หลายลิงก์ที่ซิงโครไนซ์แล้วกับ Intel Stratix 10 JESD204B RX IP Core
- AN804: การปรับใช้การออกแบบ ADC แบบหลายลิงก์ที่ไม่มีการซิงโครนัสกับ Intel Stratix 10 JESD204B RX IP Core
® อุปกรณ์ Intel Arria 10
3. การออกแบบบอร์ดและการจัดการพลังงาน
แนวทางการเชื่อมต่อพิน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel® Stratix® 10
อุปกรณ์ Intel® Arria® 10
อุปกรณ์ Intel® Cyclone® 10
การตรวจสอบแผนผัง
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Cyclone 10
อุปกรณ์ Intel Arria 10
แนวทางการออกแบบบอร์ด
- ® แนวทางการออกแบบการตรวจสอบความถูกต้องของสัญญาณอินเทอร์เฟซแบบอนุกรมความเร็วสูง Intel Agilex 7 ตระกูล
- AN 886: แนวทางการออกแบบอุปกรณ์ Intel Agilex® 7
- AN 766: แนวทางการออกแบบเค้าโครงอินเทอร์เฟซสัญญาณความเร็วสูง Intel® Stratix® 10 อุปกรณ์
- 613: ข้อควรพิจารณาเกี่ยวกับการออกแบบ PCB Stackup สําหรับ FPGAs Intel
- AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ของ Intel®
- โซลูชันแนวทางการออกแบบบอร์ด
- การทดสอบเค้าโครงบอร์ด
การจัดการพลังงาน
- ® คู่มือผู้ใช้ Intel Agilex 7 Power Management
- AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Intel Agilex® 7
- ตัวประมาณพลังงานในช่วงต้น (EPE) และตัววิเคราะห์พลังงาน
- AN 750: การใช้เครื่องมือ Intel® FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ
- คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) เฉพาะอุปกรณ์ (PDN) 2.0
การจัดการพลังงานความร้อน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel® Stratix® 10
การจัดลําดับพลังงาน
® อุปกรณ์ Intel Agilex 7, Intel® Stratix® 10, Intel® Cyclone® 10 และ Intel® Arria® 10
4. การทดสอบการทํางานร่วมกันและมาตรฐาน
รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA IP JESD204B
® อุปกรณ์ Intel Agilex 7
- 976: JESD204C Intel® FPGA IP และ ADI AD9081 MxFE* DAC รายงานการทํางานร่วมกันสําหรับอุปกรณ์ Intel Agilex® 7 F-Tile
- 876: JESD204C Intel® FPGA IP และ ADI AD9081 MxFE* รายงานการทํางานร่วมกันของ ADC สําหรับอุปกรณ์ F-Tile Intel® Agilex™
- 960: รายงานการทํางานร่วมกันของ INTEL® FPGA IP JESD204C และ ADI AD9081 MxFE* ADC สําหรับอุปกรณ์ Intel Agilex® 7 E-Tile
อุปกรณ์ Intel® Stratix® 10
JESD204B
- 905: JESD204B Intel® FPGA IP และรายงานการทํางานร่วมกัน ADI AD9213 สําหรับอุปกรณ์ Intel Stratix® 10
- 915: JESD204B Intel® FPGA IP และรายงานการทํางานร่วมกัน ADI AD9208 สําหรับอุปกรณ์ e-Tile Intel Stratix® 10
- 890: JESD204B Intel® FPGA IP และรายงานการทํางานร่วมกัน ADI AD9174 สําหรับอุปกรณ์ Intel Stratix® 10 L-Tile
- 823: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B IP Core และ ADI AD9625 สําหรับอุปกรณ์ Intel Stratix 10
- 832: Intel FPGA JESD204B IP Core และรายงานการชําระเงินฮาร์ดแวร์ ADI AD9208 สําหรับอุปกรณ์ Intel Stratix 10
- AN 833: การออกแบบอ้างอิงการทํางานร่วมกันของ Intel® Stratix 10® GX 16 เลน RX JESD204B-ADC12DJ3200
JESD204C
- 909: JESD204C Intel® FPGA IP และรายงานการทํางานร่วมกันของ TI ADC12DJ5200RF สําหรับอุปกรณ์ Intel® Stratix® 10
- 916: JESD204C Intel® FPGA IP และ ADI AD9081/AD9082 MxFE* รายงานการทํางานร่วมกันสําหรับอุปกรณ์ E-Tile Intel® Stratix® 10 เครื่อง
- 927: รายงานการทํางานร่วมกันของ INTEL® FPGA IP JESD204C และ ADI AD9081 MxFE* ADC สําหรับอุปกรณ์ e-Tile Intel® Stratix® 10 ตัว
- 949: รายงานการทํางานร่วมกันของ Intel® FPGA IP JESD204C และ ADI AD9081 MxFE* DAC สําหรับอุปกรณ์ Intel® Stratix® 10 E-Tile
อุปกรณ์ Intel® Arria® 10
- 710: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B MegaCore และ ADI AD9680
- 712: รายงานการชําระเงินสําหรับฮาร์ดแวร์ Intel FPGA JESD204B MegaCore และ ADI AD9625
- 749: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B และ ADI AD9144
- AN 753: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B IP Core และ ADI AD6676
- AN 779: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B และ ADI AD9691
- AN 785: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B และ ADI AD9162
- AN 792: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B และ ADI AD9371
- 810: รายงานการชําระเงินฮาร์ดแวร์ Intel FPGA JESD204B IP Core และ ADI AD9208
5. ตัวอย่างการออกแบบและการออกแบบอ้างอิง
ตาราง -3: แหล่งข้อมูล JESD204B/C รวม
| JESD204B Intel® FPGA IP | JESD204C Intel® FPGA IP | F-Tile JESD204C Intel® FPGA IP | F-Tile JESD204B Intel® FPGA IP | ||
|---|---|---|---|---|---|
| คู่มือผู้ใช้ IP | ทั่ว ไป | คู่มือผู้ใช้ JESD204B Intel® FPGA IP | คู่มือผู้ใช้ INTEL® FPGA IP JESD204C | คู่มือผู้ใช้ F-Tile JESD204C Intel® FPGA IP | คู่มือผู้ใช้ F-Tile JESD204B Intel® FPGA IP |
| คู่มือผู้ใช้ตัวอย่างการออกแบบ | Agilex 7 | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Agilex™ FPGA JESD204B | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Agilex™ FPGA JESD204C | คู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile JESD204C Intel® FPGA IP | คู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile JESD204B Intel® FPGA IP |
| Stratix 10 | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA JESD204B | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Stratix® 10 FPGA JESD204C | |||
| Cyclone 10 | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Cyclone® 10 GX FPGA B JESD204B | ||||
| Arria 10 | คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel® Arria® 10 FPGA JESD204B | ||||
| มาตรฐาน | คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® FPGA IP JESD204B: Intel® Quartus® Prime Standard Edition | ||||
6. หลักสูตรและวิดีโอการฝึกอบรม
Intel® FPGA Technical Training
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
หลักสูตรออนไลน์นี้ให้ภาพรวมอย่างกว้างขวางของคอร์ Intel FPGA IP JESD204B เพื่อความเข้าใจที่ดียิ่งขึ้นเกี่ยวกับข้อกําหนดและแนวคิดทั้งหมดที่ใช้ในหลักสูตร เราเริ่มด้วยการอภิปรายเกี่ยวกับข้อมูลจําเพาะอินเทอร์เฟซ JESD204B ที่เกี่ยวข้อง และตามด้วยการนําเสนอคุณสมบัติที่สําคัญบางส่วนของคอร์ Intel FPGA IP JESD204B ท้ายที่สุด โฟลว์ข้อมูลของระบบจะถูกใช้เพื่ออธิบายรายละเอียดการทํางานของคอร์ |
วิดีโอด่วน Intel® FPGA
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
| วิดีโอสาธิต Intel® Agilex™ 7 FPGA F-Tile JESD204C | มาตรฐาน JESD204B/C ได้รับการสนับสนุนใน FPGAs ของ Intel® หลายเจนเนอเรชั่น ดูการสาธิตนี้เกี่ยวกับวิธีการที่ JESD204C ทํางานบน FPGA Intel® Agilex™ 7 |
เรียนรู้เกี่ยวกับการทํางานร่วมกันของคอร์ Intel FPGA IP JESD204B บน FPGA Intel® Arria® 10 ตัวกับตัวแปลง AD9144 จาก Analog Devices Inc. (ADI) |
|
วิธีการทํางานร่วมกันของ ADI AD9680 กับ Intel® FPGA JESD204B IP Core บน Stratix® V FPGA |
รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์ กําหนดค่าตัวแปลงอะนาล็อกเป็นดิจิทัล และกําหนดค่าคอร์ JESD204B Intel FPGA IP |
วิธีการทํางานร่วมกันของ ADI AD9680 กับ Intel® FPGA JESD204B IP บน Stratix V |
รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์ กําหนดค่าตัวแปลงอะนาล็อกเป็นดิจิทัล และกําหนดค่าคอร์ JESD204B Intel FPGA IP |
วิธีใช้งานร่วมกับ TI DAC37J84 กับ Intel® FPGA JESD204B MegaCore บน Stratix V FPGA |
เรียนรู้เกี่ยวกับการทํางานร่วมกันของคอร์ Intel FPGA IP JESD204B บน FPGA V Stratix® ด้วยตัวแปลง DAC37J84 จากเครื่องมือ Texas |
เรียนรู้เกี่ยวกับมาตรฐาน JESD204B และโซลูชัน Intel FPGA IP JESD204B ค้นหาว่าคุณสามารถสร้างตัวอย่างการออกแบบที่ทํางานบนฮาร์ดแวร์ได้อย่างง่ายดายได้อย่างไร |
|
เรียนรู้เกี่ยวกับการทํางานร่วมกันของคอร์ Intel FPGA IP JESD204B บน FPGA V Arria ด้วยตัวแปลง DAC37J84 จากเครื่องมือ Texas |
7. ดีบัก
เครื่อง มือ
หมายเหตุรีลีสคอร์ทรัพย์สินทางปัญญา (IP)
แหล่งข้อมูลเพิ่มเติม
® อุปกรณ์ Intel Agilex 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้