ศูนย์สนับสนุนคอร์ IP JESD204B และ JESD204C

ศูนย์สนับสนุนคอร์ IP JESD204B และ JESD204C FPGA ให้ข้อมูลวิธีเลือก ออกแบบ ใช้ JESD204B ดีบัก และลิงก์ JESD204C หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับ JESD204B และ JESD204C ขั้นตอนการออกแบบระบบตั้งแต่ต้นจนเสร็จสิ้น

ศูนย์สนับสนุนคอร์ JESD204B และ JESD204C IP มีแหล่งข้อมูลสําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 และ Cyclone® 10

รับการสนับสนุนเพิ่มเติมสําหรับ เส้นทางการออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 7 FPGA และเส้นทาง การออกแบบโปรโตคอลอินเทอร์เฟซ Agilex™ 5 FPGA, การเดินทางตามขั้นตอนสําหรับขั้นตอนการพัฒนามาตรฐานการท่องเว็บทรัพยากรและเอกสารที่สําคัญ

สําหรับอุปกรณ์อื่นๆ ให้ค้นหาคอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์

เริ่มต้นใช้งาน

1. การเลือกอุปกรณ์และ IP

ฉันควรใช้ FPGA ตระกูลใด

ตารางที่ 1 - ประสิทธิภาพคอร์ IP FPGA JESD204B

นาฬิกาลิงก์กสําหรับ

อัตราข้อมูล		ระดับความเร็ว PMA FPGA	เกรดแฟบริ	ตระกูลอุปกรณ์	fMAX (MHz)
			เปิดใช้งาน Hard PCS (Gbps)	เปิดใช้งาน Soft PCS (Gbps) 1
Agilex™ 7 (F-Tile)	1	-1	ไม่รองรับ	2.0 ถึง 20.0	data_rate/40
	1	-2	ไม่รองรับ	2.0 ถึง 19.2	data_rate/40
	2	-2	ไม่รองรับ	2.0 ถึง 19.2	data_rate/40
	2	-3	ไม่รองรับ	1.0 ถึง 16.7	data_rate/40
	3	-3	ไม่รองรับ	2.0 ถึง 16.7	data_rate/40
Agilex™ 7 (E-Tile)	2	-2	ไม่รองรับ	2.0 ถึง 17.4	data_rate/40
	3	-2	ไม่รองรับ	2.0 ถึง 17.4	data_rate/40
	3	-3	ไม่รองรับ	2.0 ถึง 16.0	data_rate/40
Agilex™ 5 E-ซีรีส์ (กลุ่มอุปกรณ์ B)		-4	ไม่รองรับ	15.50*	data_rate/40
		-5	ไม่รองรับ	14.90*	data_rate/40
		-6	ไม่รองรับ	12.70*	data_rate/40
Stratix® 10 (L-Tile และ H-Tile)	1	1	2.0 ถึง 12.0	2.0 ถึง 16.02	data_rate/40
	1	2	2.0 ถึง 12.0	2.0 ถึง 14.0	data_rate/40
	2	1	2.0 ถึง 9.83	2.0 ถึง 16.02	data_rate/40
	2	2	2.0 ถึง 9.83	2.0 ถึง 14.0	data_rate/40
	3	1	2.0 ถึง 9.83	2.0 ถึง 16.02	data_rate/40
		2	2.0 ถึง 9.83	2.0 ถึง 14.0	data_rate/40
		3	2.0 ถึง 9.83	2.0 ถึง 13.0	data_rate/40
Stratix® 10 (E-Tile)	1	1	ไม่รองรับ	2.0 ถึง 16.02	data_rate/40
	1	2	ไม่รองรับ	2.0 ถึง 14.0	data_rate/40
	2	1	ไม่รองรับ	2.0 ถึง 16.02	data_rate/40
	2	2	ไม่รองรับ	2.0 ถึง 14.0	data_rate/40
	3	3	ไม่รองรับ	2.0 ถึง 13.0	data_rate/40
Arria® 10	1	1	2.0 ถึง 12.0	2.0 ถึง 15.0 (2, 3)	อัตราข้อมูล/40
	2	1	2.0 ถึง 12.0	2.0 ถึง 15.0 (2, 3)	อัตราข้อมูล/40
	2	2	2.0 ถึง 9.83	2.0 ถึง 15.0 (2, 3)	อัตราข้อมูล/40
	3	1	2.0 ถึง 12.0	2.0 ถึง 14.2 (2, 4)	อัตราข้อมูล/40
	3	2	2.0 ถึง 9.83	2.0 ถึง 14.2 (2, 5)	อัตราข้อมูล/40
	4	3	2.0 ถึง 8.83	2.0 ถึง 12.5 (6)	อัตราข้อมูล/40
Cyclone® 10 GX	<เกรดความเร็วที่รองรับ>	-5	2.0 ถึง 9.8	2.0 ถึง 9.8	อัตราข้อมูล/40
Cyclone® 10 GX	<เกรดความเร็วที่รองรับ>	-6	2.0 ถึง 6.25	2.0 ถึง 9.8	อัตราข้อมูล/40

ดูทั้งหมด แสดงน้อยลง

ตารางที่ 2 - ประสิทธิภาพคอร์ IP FPGA JESD204C

นาฬิกาลิงก์กสําหรับ

อัตราข้อมูล		ระดับความเร็ว PMA FPGA	เกรดแฟบริ	ตระกูลอุปกรณ์	fMAX (MHz)
			เปิดใช้งาน Hard PCS (Gbps)	เปิดใช้งาน Soft PCS (Gbps)	fMAX (MHz)
Agilex™ 7 (F-Tile)	1	-1	ไม่รองรับ	5 ถึง 32.44032	data_rate/40
	1	-2	ไม่รองรับ	5 ถึง 32.44032	data_rate/40
	2	-1	ไม่รองรับ	5 ถึง 28.8948*	data_rate/40
		-2	ไม่รองรับ	5 ถึง 28.8948*	data_rate/40
		-3	ไม่รองรับ	5 ถึง 24.33024	data_rate/40
	3	-3	ไม่รองรับ	5 ถึง 17.4	data_rate/40
Agilex™ 7 (E-Tile)	1	-1	ไม่รองรับ	5 ถึง 28.9	data_rate/40
	2	-2	ไม่รองรับ	5 ถึง 28.3	data_rate/40
	2	-3	ไม่รองรับ	5 ถึง 25.6	data_rate/40
	3	-2	ไม่รองรับ	5 ถึง 17.4	data_rate/40
	3	-3	ไม่รองรับ	5 ถึง 17.4	data_rate/40
Agilex™ 5 E-ซีรีส์ (กลุ่มอุปกรณ์ B)		-4	ไม่รองรับ	17.16	data_rate/40
		-5	ไม่รองรับ	17.16	data_rate/40
		-6	ไม่รองรับ	17.16	data_rate/40
Agilex™ 5 E-ซีรีส์ (กลุ่มอุปกรณ์ A) / D-ซีรีส์		-1	ไม่รองรับ	28.1	data_rate/40
		-2	ไม่รองรับ	28.1	data_rate/40
		-3	ไม่รองรับ	28.1	data_rate/40
Stratix® 10 (E-Tile)	1	-1	ไม่รองรับ	5 ถึง 28.9	data_rate/40
	1	-2	ไม่รองรับ	5 ถึง 25.6	data_rate/40
	2	-1	ไม่รองรับ	5 ถึง 28.3	data_rate/40
	2	-2	ไม่รองรับ	5 ถึง 25.6	data_rate/40
	3	-1	ไม่รองรับ	5 ถึง 17.4	data_rate/40
		-2	ไม่รองรับ	5 ถึง 17.4	data_rate/40
		-3	ไม่รองรับ	5 ถึง 17.4	data_rate/40

ดูทั้งหมด แสดงน้อยลง

*อัตราข้อมูลสูงสุดอาจลดลงเมื่อเปิดใช้งาน ECC โปรดดูข้อมูลเพิ่มเติมในแผ่นข้อมูลอุปกรณ์ Agilex™ 5 FPGAs และ SoCs

1. เลือกเปิดใช้งาน Soft PCS เพื่อให้ได้อัตราข้อมูลสูงสุด สําหรับคอร์ IP TX การเปิดใช้งาน Soft PCS จะทําให้การใช้งานทรัพยากรเพิ่มขึ้น 3-8% สําหรับคอร์ RX IP การเปิดใช้งาน Soft PCS จะทําให้การใช้งานทรัพยากรเพิ่มขึ้น 10–20%

2. ดูเอกสารข้อมูลอุปกรณ์ Arria® 10 และ Stratix® 10 สําหรับอัตราข้อมูลสูงสุดที่รองรับในเกรดความเร็วของตัวรับส่งสัญญาณและสภาพการทํางานพาวเวอร์ซัพพลายของตัวรับส่งสัญญาณ

3.เมื่อใช้โหมด soft PCS ที่ 15.0 Gbps ระยะขอบเวลาจะถูก จํากัด มาก ขอแนะนําให้คุณเปิดใช้งานความพยายามที่มีความเหมาะสมสูง ลงทะเบียนการทําซ้ํา และลงทะเบียนการกําหนดเวลาใหม่เพื่อปรับปรุงประสิทธิภาพด้านเวลา

4. สําหรับอุปกรณ์ Arria® 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับสูงถึง 12.288 Gbps

5. สําหรับอุปกรณ์ Arria® 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 11.0 Gbps

6. สําหรับอุปกรณ์ Arria® 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 10.0 Gbps

2.ขั้นตอนการออกแบบและการรวม IP

ข้อมูลการผนวกรวม IP

หัวข้อ	Agilex™ 7	Stratix® 10	Arria® 10
ซิ งโค รไนส์	AN 967: การซิงโครไนซ์อุปกรณ์หลายเครื่องในระบบ Digital Phased Array AN 901: การปรับใช้การออกแบบลิงก์คู่แบบอนาล็อกเป็นดิจิทัลด้วย Agilex™ 7 FPGA E-Tile JESD204C RX IP - ซิงโครไนซ์ ADC กับ Agilex® 7 Dual Link	AN804: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบซิงโครไนซ์กับ Stratix® 10 JESD204B RX IP Core	AN803: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบซิงโครไนซ์กับ Arria® 10 JESD204B RX IP Core AN 814: การออกแบบอ้างอิงการซิงโครไนซ์หลายอุปกรณ์ Arria® 10 Two x8-Lane JESD204B (Duplex) IP Cores
ไม่ซิงโครไนส์		AN804: การปรับใช้การออกแบบลิงก์ ADC แบบไม่ซิงโครไนซ์กับ Stratix® 10 JESD204B RX IP Core	AN803: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบไม่ซิงโครไนซ์ กับ Arria® 10 JESD204B RX IP Core

หัวข้อ

Agilex™ 7

Stratix® 10

Arria® 10

ซิ งโค รไนส์

AN 967: การซิงโครไนซ์อุปกรณ์หลายเครื่องในระบบ Digital Phased Array

AN 901: การปรับใช้การออกแบบลิงก์คู่แบบอนาล็อกเป็นดิจิทัลด้วย Agilex™ 7 FPGA E-Tile JESD204C RX IP - ซิงโครไนซ์ ADC กับ Agilex® 7 Dual Link

AN804: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบซิงโครไนซ์กับ Stratix® 10 JESD204B RX IP Core

AN803: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบซิงโครไนซ์กับ Arria® 10 JESD204B RX IP Core

AN 814: การออกแบบอ้างอิงการซิงโครไนซ์หลายอุปกรณ์ Arria® 10 Two x8-Lane JESD204B (Duplex) IP Cores

ไม่ซิงโครไนส์

AN804: การปรับใช้การออกแบบลิงก์ ADC แบบไม่ซิงโครไนซ์กับ Stratix® 10 JESD204B RX IP Core

AN803: การปรับใช้การออกแบบมัลติลิงก์ ADC แบบไม่ซิงโครไนซ์ กับ Arria® 10 JESD204B RX IP Core

ดูทั้งหมด แสดงน้อยลง

3.การออกแบบบอร์ดและการจัดการพลังงาน

หัวข้อ	Agilex™ 7	Agilex™ 5	Stratix® 10	Arria® 10	Cyclone® 10	Max® 10
แนวทางการเชื่อมต่อแบบพิน	แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7	แนวทางการเชื่อมต่อพิน FPGAs Agilex™ 5 และ SoC	แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Stratix® 10 GX, MX, TX และ SX	แนวทางการเชื่อมต่อพินตระกูล Arria® 10 GX, GT และ SX	แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Cyclone® 10 GX	แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ MAX® 10 FPGA
แผ่นงานการตรวจสอบแผนผัง	แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 7	แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Agilex™ 5	แผ่นงานการตรวจสอบแผนผังอุปกรณ์ Stratix® 10	แผ่นงานการตรวจสอบแผนผัง Arria® 10 GX, GT และ SX Schematic	แผ่นงานการตรวจสอบแผนผัง Cyclone® 10 GX	แผ่นงานการตรวจสอบแผนผัง MAX® 10
แนวทางการออกแบบบอร์ด	แนวทางการออกแบบการตรวจสอบความถูกต้องของสัญญาณอินเทอร์เฟซแบบอนุกรมความเร็วสูงสําหรับตระกูลอุปกรณ์ Agilex™ 7 AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ AN 886: แนวทางการออกแบบอุปกรณ์ Agilex™ 7 โซลูชันแนวทางการออกแบบบอร์ด	แนวทางการออกแบบอุปกรณ์ Agilex™ 5 FPGAs และ SoC AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้	AN 766: แนวทางการออกแบบเลย์เอาต์ของอินเทอร์เฟซสัญญาณความเร็วสูง Stratix® 10 AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs โซลูชันแนวทางการออกแบบบอร์ด	AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ โซลูชันแนวทางการออกแบบบอร์ด	AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ โซลูชันแนวทางการออกแบบบอร์ด	AN 613: ข้อพิจารณาในการออกแบบ PCB Stackup สําหรับ FPGAs AN 114: แนวทางการออกแบบบอร์ดสําหรับแพ็คเกจอุปกรณ์ที่ตั้งโปรแกรมได้ โซลูชันแนวทางการออกแบบบอร์ด
การจัดการพลังงาน	คู่มือผู้ใช้การจัดการพลังงาน Agilex™ 7 AN 910: แนวทางการออกแบบเครือข่ายการกระจายพลังงาน Agilex™ 7	คู่มือผู้ใช้ Agilex™ 5 FPGAs และ SoC Power Management		AN 750: การใช้เครื่องมือ FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์ ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน	AN 750: การใช้เครื่องมือ FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์ ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน	AN 750: การใช้เครื่องมือ FPGA PDN เพื่อเพิ่มประสิทธิภาพการออกแบบเครือข่ายการส่งมอบพลังงานของคุณ คู่มือผู้ใช้เครื่องมือ Power Deliver Network (PDN) 2.0 เฉพาะอุปกรณ์ ตัวประเมินพลังงานเบื้องต้น (EPE) และตัววิเคราะห์พลังงาน
การจัดการพลังงานความร้อน	AN 944: การสร้างแบบจําลองความร้อนสําหรับ Agilex™ 7 FPGAs		AN 787: การสร้างแบบจําลองและการจัดการความร้อน Stratix® 10
การจัดลําดับพลังงาน	AN 692: ข้อพิจารณาในการจัดลําดับพลังงาน	AN 692: ข้อพิจารณาในการจัดลําดับพลังงาน	AN 692: ข้อพิจารณาในการจัดลําดับพลังงาน	AN 692: ข้อพิจารณาในการจัดลําดับพลังงาน	AN 692: ข้อพิจารณาในการจัดลําดับพลังงาน

ดูทั้งหมด แสดงน้อยลง

4.การทํางานร่วมกันและการทดสอบมาตรฐาน

หัวข้อ	Agilex™ 7 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Arria® 10 JESD204B
รายงานการเช็คเอาท์การทํางานร่วมกัน	AN 976: อุปกรณ์ Agilex™ 7 F-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* DAC AN 960: Agilex™ 7 E-Tile Device JESD204C FPGA IP และ ADI AD9081 MxFE* ADC AN 876: อุปกรณ์ Agilex™ F-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* ADC	AN 905: อุปกรณ์ Stratix® 10 JESD204B FPGA IP และ ADI AD9213 AN 915: อุปกรณ์ Stratix® 10 E-Tile JESD204B FPGA IP และ ADI AD9208 AN 890: อุปกรณ์ Stratix® 10 L-Tile JESD204B FPGA IP และ ADI AD9174 AN 833: Stratix 10® GX 16-เลน RX JESD204B-ADC12DJ3200	AN 949: Stratix®อุปกรณ์ 10 E-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* DAC AN 927: AN 916: อุปกรณ์ Stratix® 10 E-Tile JESD204C FPGA IP และ ADI AD9081/AD9082 MxFE* AN 909: อุปกรณ์ Stratix® 10 JESD204C FPGA IP และ ADC12DJ5200RF TI
รายงานการตรวจสอบฮาร์ดแวร์		AN 832: อุปกรณ์ Stratix® 10 JESD204B IP Core และ ADI AD9208 AN 823: อุปกรณ์ Stratix® 10 L-Tile JESD204B IP Core และ ADI AD9625		AN 810: FPGA JESD204B IP Core และ ADI AD9208 AN 792: FPGA JESD204B IP Core และ ADI AD9371 AN 785: FPGA JESD204B IP Core และ ADI AD9162 AN 779: FPGA JESD204B IP Core และ ADI AD9691 AN 753: FPGA JESD204B IP Core และ ADI AD6676 AN 749: FPGA JESD204B IP Core และ ADI AD9144 AN 712: ฟังก์ชัน FPGA JESD204B MegaCore และ ADI AD9625 AN 710: ฟังก์ชัน FPGA JESD204B MegaCore และ ADI AD9680

หัวข้อ

Agilex™ 7

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Arria® 10

JESD204B

รายงานการเช็คเอาท์การทํางานร่วมกัน

AN 976: อุปกรณ์ Agilex™ 7 F-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* DAC

AN 960: Agilex™ 7 E-Tile Device JESD204C FPGA IP และ ADI AD9081 MxFE* ADC

AN 876: อุปกรณ์ Agilex™ F-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* ADC

AN 905: อุปกรณ์ Stratix® 10 JESD204B FPGA IP และ ADI AD9213

AN 915: อุปกรณ์ Stratix® 10 E-Tile JESD204B FPGA IP และ ADI AD9208

AN 890: อุปกรณ์ Stratix® 10 L-Tile JESD204B FPGA IP และ ADI AD9174

AN 833: Stratix 10® GX 16-เลน RX JESD204B-ADC12DJ3200

AN 949: Stratix®อุปกรณ์ 10 E-Tile JESD204C FPGA IP และ ADI AD9081 MxFE* DAC

AN 927: AN 916: อุปกรณ์ Stratix® 10 E-Tile JESD204C FPGA IP และ ADI AD9081/AD9082 MxFE*

AN 909: อุปกรณ์ Stratix® 10 JESD204C FPGA IP และ ADC12DJ5200RF TI

รายงานการตรวจสอบฮาร์ดแวร์

AN 832: อุปกรณ์ Stratix® 10 JESD204B IP Core และ ADI AD9208

AN 823: อุปกรณ์ Stratix® 10 L-Tile JESD204B IP Core และ ADI AD9625

AN 810: FPGA JESD204B IP Core และ ADI AD9208

AN 792: FPGA JESD204B IP Core และ ADI AD9371

AN 785: FPGA JESD204B IP Core และ ADI AD9162

AN 779: FPGA JESD204B IP Core และ ADI AD9691

AN 753: FPGA JESD204B IP Core และ ADI AD6676

AN 749: FPGA JESD204B IP Core และ ADI AD9144

AN 712: ฟังก์ชัน FPGA JESD204B MegaCore และ ADI AD9625

AN 710: ฟังก์ชัน FPGA JESD204B MegaCore และ ADI AD9680

ดูทั้งหมด แสดงน้อยลง

5. คู่มือผู้ใช้ IP และตัวอย่างการออกแบบ

ตารางที่ 3: JESD204B และทรัพยากร JESD204C รวม

หัวข้อ	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Stratix® 10 JESD204C	Cyclone® 10 JESD204B	Arria® 10 JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
คู่มือผู้ใช้ IP	JESD204B FPGA IP F-Tile JESD204B FPGA IP	JESD204C FPGA IP F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B FPGA IP	JESD204C FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP
คู่มือผู้ใช้ตัวอย่างการออกแบบ	IP FPGA JESD204B Agilex™ F-Tile JESD204B FPGA IP	IP FPGA JESD204C Agilex™ F-Tile JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B Stratix® 10 FPGA IP ADC12DJ3200 JESD204B RX 10® GX 16-เลน Stratix	JESD204C Stratix® 10 FPGA IP	JESD204B Cyclone® 10 GX FPGA IP	JESD204B Arria® 10 FPGA IP JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition	JESD204B FPGA IP Quartus® Prime Standard Edition

หัวข้อ

Agilex™ 7

JESD204B

Agilex™ 7

JESD204C

Agilex™ 5

JESD204C

Stratix® 10

JESD204B

Stratix® 10

JESD204C

Cyclone® 10

JESD204B

Arria® 10

JESD204B

Stratix® V

JESD204B

Arria® V

JESD204B

Cyclone® V

JESD204B

คู่มือผู้ใช้ IP

JESD204B FPGA IP

F-Tile JESD204B FPGA IP

JESD204C FPGA IP

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B FPGA IP

JESD204C FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

คู่มือผู้ใช้ตัวอย่างการออกแบบ

IP FPGA JESD204B Agilex™

F-Tile JESD204B FPGA IP

IP FPGA JESD204C Agilex™

F-Tile JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B Stratix® 10 FPGA IP

ADC12DJ3200 JESD204B RX 10® GX 16-เลน Stratix

JESD204C Stratix® 10 FPGA IP

JESD204B Cyclone® 10 GX FPGA IP

JESD204B Arria® 10 FPGA IP

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

JESD204B FPGA IP Quartus® Prime Standard Edition

ดูทั้งหมด แสดงน้อยลง

6.หลักสูตรการฝึกอบรมและวิดีโอ

การฝึกอบรมด้านเทคนิค FPGA

วิดีโอการฝึกอบรมเพิ่มเติม

ชื่อวิดีโอ	คำอธิบาย
ภาพรวม JESD204B MegaCore IP Core	หลักสูตรออนไลน์นี้ให้ภาพรวมที่กว้างขวางของ JESD204B FPGA คอร์ IP เพื่อความเข้าใจที่ดีขึ้นเกี่ยวกับข้อกําหนดและแนวคิดทั้งหมดที่ใช้ในหลักสูตรเราเริ่มด้วยการอภิปรายเกี่ยวกับส่วนที่เกี่ยวข้องของข้อกําหนดอินเทอร์เฟซ JESD204B และตามด้วยการนําเสนอคุณสมบัติที่สําคัญบางประการของ JESD204B FPGA คอร์ IP และในที่สุด การรับส่งข้อมูลของระบบก็ถูกใช้เพื่ออธิบายรายละเอียดการทํางานของคอร์

ชื่อวิดีโอ

คำอธิบาย

ภาพรวม JESD204B MegaCore IP Core

หลักสูตรออนไลน์นี้ให้ภาพรวมที่กว้างขวางของ JESD204B FPGA คอร์ IP เพื่อความเข้าใจที่ดีขึ้นเกี่ยวกับข้อกําหนดและแนวคิดทั้งหมดที่ใช้ในหลักสูตรเราเริ่มด้วยการอภิปรายเกี่ยวกับส่วนที่เกี่ยวข้องของข้อกําหนดอินเทอร์เฟซ JESD204B และตามด้วยการนําเสนอคุณสมบัติที่สําคัญบางประการของ JESD204B FPGA คอร์ IP และในที่สุด การรับส่งข้อมูลของระบบก็ถูกใช้เพื่ออธิบายรายละเอียดการทํางานของคอร์

ดูทั้งหมด แสดงน้อยลง

วิดีโอสั้น FPGA

วิดีโอสั้นเพิ่มเติม

ชื่อวิดีโอ	คำอธิบาย
วิดีโอสาธิต JESD204C Agilex™ 7 FPGA F-Tile	มาตรฐาน JESD204B/C ได้รับการสนับสนุนใน FPGAs หลายเจนเนอเรชั่น ชมการสาธิตนี้ว่า JESD204C ทํางานอย่างไรใน FPGA Agilex™ 7
Arria® 10 อินเทอร์เฟซไปยัง ADI 9144 โดยใช้ JESD204B IP	เรียนรู้เกี่ยวกับการทํางานร่วมกันของ JESD204B FPGA IP core บน FPGA Arria® 10 กับตัวแปลง AD9144 จาก Analog Devices Inc. (ADI)
วิธีการทํางานร่วมกับ ADI AD9680 ด้วย FPGA JESD204B IP Core บน FPGA Stratix® V	รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์ กําหนดค่าตัวแปลงอะนาล็อกเป็นดิจิทัลและกําหนดค่า JESD204B FPGA IP Core
วิธีการทํางานร่วมกับ ADI AD9680 กับ FPGA JESD204B IP บน Stratix® V	รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์ กําหนดค่าตัวแปลงอะนาล็อกเป็นดิจิทัลและกําหนดค่า JESD204B FPGA IP Core
วิธีการทํางานร่วมกับ DAC37J84 TI กับ FPGA JESD204B MegaCore บน FPGA Stratix® V	เรียนรู้เกี่ยวกับการทํางานร่วมกันของ JESD204B FPGA IP Core บน FPGA Stratix® V ด้วยตัวแปลง DAC37J84 จาก Texas Instruments
วิดีโอเริ่มใช้งานด่วน JESD204B FPGA IP	เรียนรู้เกี่ยวกับมาตรฐาน JESD204B และโซลูชัน IP FPGA JESD204B ค้นหาวิธีที่คุณสามารถสร้างตัวอย่างการออกแบบที่ทํางานกับฮาร์ดแวร์ได้อย่างง่ายดาย
การสาธิต IP FPGA JESD204B	เรียนรู้เกี่ยวกับการทํางานร่วมกันของคอร์ IP JESD204B FPGA บน FPGA Arria® V กับตัวแปลง DAC37J84 จาก Texas Instruments

ดูทั้งหมด แสดงน้อยลง

7. ดีบัก

เครื่อง มือ

คําอธิบาย	ชื่อเรื่องเอกสาร
ปัญหา FTA JESD204B SYNCN Signal Not De-asserted	วัตถุประสงค์ของตัวอย่าง FTA ดีบักนี้คือเพื่อช่วยแก้ไขปัญหาและระบุปัญหาที่เกี่ยวข้องกับ Altera JESD204B IP Core และแก้ไขได้อย่างมีประสิทธิภาพ

ดูทั้งหมด แสดงน้อยลง

คู่มือผู้ใช้

หัวข้อ	Agilex™ 7 JESD204B	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
ภาพรวม ip FPGA	ภาพรวม ip JESD204B FPGA	คู่มือผู้ใช้ GTS JESD204C FPGA IP Core	ภาพรวม ip JESD204B FPGA	ภาพรวม ip JESD204B FPGA	ภาพรวม ip JESD204B FPGA	ภาพรวม ip JESD204B FPGA	ภาพรวม ip JESD204B FPGA	ภาพรวม ip JESD204B FPGA
แนวทางการดีบักคอร์ IP	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	การออกแบบด้วย JESD204C GTS	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B	คู่มือผู้ใช้ JESD204B FPGA IP - บทที่ 6: คอร์ IP JESD204B
คู่มือฉบับย่อเกี่ยวกับการปรับแต่งลิงก์ความเร็วสูงของตัวรับส่งสัญญาณ				AN 871: การปรับแต่งการเชื่อมต่อความเร็วสูงของตัวรับส่งสัญญาณ	AN 871: การปรับแต่งการเชื่อมต่อความเร็วสูงของตัวรับส่งสัญญาณ
ตัวตรวจสอบ Ethernet Link			คู่มือผู้ใช้ Ethernet Link Inspector

ดูทั้งหมด แสดงน้อยลง

เอกสารเผยแพร่คอร์ทรัพย์สินทางปัญญา (IP)

หัวข้อ	Agilex™ 7 JESD204B	Agilex™ 7 JESD204C	Agilex™ 5 JESD204C	Stratix® 10 JESD204B	Arria® 10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP	คอร์ IP JESD204B FPGA			คอร์ IP JESD204B FPGA	คอร์ IP JESD204B FPGA	คอร์ IP JESD204B FPGA	คอร์ IP JESD204B FPGA	คอร์ IP JESD204B FPGA	คอร์ IP JESD204B FPGA
E-Tile	JESD204B FPGA IP	E-Tile JESD204C FPGA IP
F-Tile	JESD204B FPGA IP	JESD204C FPGA IP
GTS			GTS JESD204C FPGA IP

ดูทั้งหมด แสดงน้อยลง

ข้อมูลเพิ่มเติม

หัวข้อ	Agilex™ 7	Agilex™ 5	Stratix® 10	Cyclone® 10	Cyclone® 10 GX	Arria® 10
ตัวรับส่งสัญญาณ E-Tile PHY	ตัวรับส่งสัญญาณ E-Tile PHY		ตัวรับส่งสัญญาณ E-Tile PHY
สถาปัตยกรรม F-Tile	สถาปัตยกรรม F-tile และ PMA และ FEC Direct PHY IP
ตัวรับส่งสัญญาณ L-Tile และ H-Tile PHY			ตัวรับส่งสัญญาณ L-Tile และ H-Tile PHY
PHY Lite สําหรับอินเทอร์เฟซแบบขนาน	PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP	PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP	PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP		PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP	PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP
ตัวรับส่งสัญญาณ PHY				ตัวรับส่งสัญญาณ Cyclone® 10 GX PHY		ตัวรับส่งสัญญาณ Arria® 10 PHY

ดูทั้งหมด แสดงน้อยลง

สําหรับข้อมูลเพิ่มเติม ให้ค้นหาแหล่งข้อมูลต่อไปนี้: เอกสาร หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ศูนย์สนับสนุนคอร์ IP JESD204B และ JESD204C

เริ่มต้นใช้งาน

1. การเลือกอุปกรณ์และ IP

ตารางที่ 1 - ประสิทธิภาพคอร์ IP FPGA JESD204B

ตารางที่ 2 - ประสิทธิภาพคอร์ IP FPGA JESD204C

2.ขั้นตอนการออกแบบและการรวม IP

3.การออกแบบบอร์ดและการจัดการพลังงาน

4.การทํางานร่วมกันและการทดสอบมาตรฐาน

5. คู่มือผู้ใช้ IP และตัวอย่างการออกแบบ

ตารางที่ 3: JESD204B และทรัพยากร JESD204C รวม

6.หลักสูตรการฝึกอบรมและวิดีโอ

การฝึกอบรมด้านเทคนิค FPGA

วิดีโอสั้น FPGA

7. ดีบัก

เครื่อง มือ

คู่มือผู้ใช้

เอกสารเผยแพร่คอร์ทรัพย์สินทางปัญญา (IP)

ข้อมูลเพิ่มเติม