JESD204B Intel® FPGA IP Core – ศูนย์สนับสนุน

ยินดีต้อนรับสู่ศูนย์สนับสนุนหลัก IP ® FPGA ® Intel!

ที่นี่คุณจะพบข้อมูลเกี่ยวกับวิธีการเลือกออกแบบและใช้ลิงก์ JESD204B นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีการแสดงระบบของคุณและดีบักลิงก์ JESD204B หน้านี้จัดเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบ JESD204B ตั้งแต่ต้นจนจบ

สนุกกับการเดินทางของคุณ!

รับทรัพยากรการสนับสนุนสําหรับ Intel® Agilex™, Intel® Stratix® 10, Intel Arria® 10 และอุปกรณ์ 10 ® Intel Cyclone จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงค์ต่อไปนี้:ที่เก็บถาวรเอกสาร , หลักสูตรการฝึกอบรม,วิดีโอและการออกอากาศทางเว็บ,ตัวอย่างการออกแบบและฐานข้อมูลองค์ความรู้

การเริ่มต้นใช้งาน

1. การเลือกอุปกรณ์และ IP

ฉันควรใช้ตระกูล FPGA ® Intel ใด

ตารางที่ 1 - JESD204B Intel® ประสิทธิภาพหลัก IPGA

อุปกรณ์ครอบครัว	PMA ความเร็วเกรด	FPGA ผ้าเกรดความเร็ว	อัตราข้อมูล เปิดใช้งานฮาร์ดพีซี (Gbps) เปิดใช้งานซอฟต์พีซี (Gbps) ¹	นาฬิกาเชื่อมโยง fMAX (MHz)
อินเทล® คล่องแคล่ว™ (กระเบื้องอิเล็กทรอนิกส์)	2 3	-2 -2 -3	ไม่สนับสนุน ไม่สนับสนุน ไม่สนับสนุน	2.0 ถึง 17.4 2.0 ถึง 17.4 2.0 ถึง 16.0	data_rate/40 data_rate/40 data_rate/40
Intel® Stratix® 10 (กระเบื้อง L และกระเบื้อง H)	1 2 3	1 2 1 2 1 2 3	2.0 ถึง 12.0 2.0 ถึง 12.0 2.0 ถึง 9.83 2.0 ถึง 9.83 2.0 ถึง 9.83 2.0 ถึง 9.83 2.0 ถึง 9.83	2.0 ถึง 16.0² 2.0 ถึง 14.0 2.0 ถึง 16.0² 2.0 ถึง 14.0 2.0 ถึง 16.0² 2.0 ถึง 14.0 2.0 ถึง 13.0	data_rate/40 data_rate/40 data_rate/40 data_rate/40 data_rate/40 data_rate/40 data_rate/40
อินเทล® สตา® 10 (กระเบื้องอิเล็กทรอนิกส์)	1 2 3	1 2 1 2 3	ไม่สนับสนุน ไม่สนับสนุน ไม่สนับสนุน ไม่สนับสนุน ไม่สนับสนุน	2.0 ถึง 16.0² 2.0 ถึง 14.0 2.0 ถึง 16.0² 2.0 ถึง 14.0 2.0 ถึง 13.0	data_rate/40 data_rate/40 data_rate/40 data_rate/40 data_rate/40
อินเทล® อาร์เรีย® 10	1 2 3 4	1 1 2 1 2 3	2.0 ถึง 12.0 2.0 ถึง 12.0 2.0 ถึง 9.83 2.0 ถึง 12.0 2.0 ถึง 9.83 2.0 ถึง 8.83	2.0 ถึง 15.0 ^{2 3} 2.0 ถึง 15.0 ^{2 3} 2.0 ถึง 15.0 ^{2 3} 2.0 ถึง 14.2 ^{2 4} 2.0 ถึง 14.2 ^{2 5} 2.0 ถึง 12.5⁶	อัตราข้อมูล/40c อัตราข้อมูล/40 อัตราข้อมูล/40 อัตราข้อมูล/40 อัตราข้อมูล/40 อัตราข้อมูล/40
อินเทล® ไซโคลน® 10 GX	<รองรับเกรดความเร็ว>	<รองรับเกรดความเร็ว>	2.0 ถึง 6.25	2.0 ถึง 6.25	อัตราข้อมูล/40

อุปกรณ์ครอบครัว

PMA ความเร็วเกรด

FPGA ผ้าเกรดความเร็ว

อัตราข้อมูล

เปิดใช้งานฮาร์ดพีซี (Gbps) เปิดใช้งานซอฟต์พีซี (Gbps) ¹

นาฬิกาเชื่อมโยง fMAX (MHz)

อินเทล® คล่องแคล่ว™ (กระเบื้องอิเล็กทรอนิกส์)

-2

-3

ไม่สนับสนุน

2.0 ถึง 17.4

2.0 ถึง 16.0

data_rate/40

Intel® Stratix® 10 (กระเบื้อง L และกระเบื้อง H)

2.0 ถึง 12.0

2.0 ถึง 9.83

2.0 ถึง 16.0²

2.0 ถึง 14.0

2.0 ถึง 16.0²

2.0 ถึง 14.0

2.0 ถึง 16.0²

2.0 ถึง 14.0

2.0 ถึง 13.0

data_rate/40

อินเทล® สตา® 10 (กระเบื้องอิเล็กทรอนิกส์)

ไม่สนับสนุน

2.0 ถึง 16.0²

2.0 ถึง 14.0

2.0 ถึง 16.0²

2.0 ถึง 14.0

2.0 ถึง 13.0

data_rate/40

อินเทล® อาร์เรีย® 10

2.0 ถึง 12.0

2.0 ถึง 9.83

2.0 ถึง 12.0

2.0 ถึง 9.83

2.0 ถึง 8.83

2.0 ถึง 15.0 ^{2 3}

2.0 ถึง 14.2 ^{2 4}

2.0 ถึง 14.2 ^{2 5}

2.0 ถึง 12.5⁶

อัตราข้อมูล/40c

อัตราข้อมูล/40

อินเทล® ไซโคลน® 10 GX

<รองรับเกรดความเร็ว>

2.0 ถึง 6.25

อัตราข้อมูล/40

ดูทั้งหมด แสดงน้อยลง

1. เลือกเปิดใช้งาน Soft PCS เพื่อให้ได้อัตราข้อมูลสูงสุด สําหรับแกน TX IP ทําให้ Soft PCS มีการใช้ทรัพยากรเพิ่มขึ้นอีก 3-8% สําหรับแกน RX IP ทําให้ Soft PCS มีการใช้ทรัพยากรเพิ่มขึ้นอีก 10-20% †

2. อ้างถึงแผ่นข้อมูลอุปกรณ์ Intel Arria 10 และ Intel Stratix 10 สําหรับอัตราข้อมูลสูงสุดที่รองรับในระดับความเร็วตัวรับส่งสัญญาณและสภาพการทํางานของแหล่งจ่ายไฟตัวรับส่งสัญญาณ

3. เมื่อใช้โหมด Soft PCS ที่ 15.0 Gbps ระยะขอบเวลามี จํากัด มาก คุณควรเปิดใช้งานความพยายามที่ฟิตขึ้นสูงลงทะเบียนทําซ้ําและลงทะเบียน retiming เพื่อปรับปรุงประสิทธิภาพการกําหนดเวลา

4. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับสูงถึง 12.288 Gbps

5. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 11.0 Gbps

6. สําหรับอุปกรณ์ Intel Arria 10 GX 160, SX 160, GX 220 และ SX 220 อัตราข้อมูลที่รองรับคือ 10.0 Gbps

แหล่งข้อมูลเพิ่มเติม

Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® ไซโคลน® 10 อุปกรณ์

JESD204B Intel® คู่มือผู้ใช้ IP FPGA(| HTML PDF)
JESD204B Intel® Agilex™ คู่มือผู้ใช้ตัวอย่างการออกแบบ IP ของ FPGA (| HTML PDF)
JESD204B Intel® Stratix® 10 คู่มือการออกแบบ IP FPGA คู่มือผู้ใช้(HTML | PDF)
JESD204B Intel® Arria® 10 FPGA คู่มือการออกแบบ IP คู่มือผู้ใช้ (HTML | PDF)
JESD204B Intel®พายุไซโคลน® 10 FPGA IP ตัวอย่างคู่มือผู้ใช้ (HTML | PDF)
คู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณกระเบื้องอิเล็กทรอนิกส์ (| HTML PDF)
Intel® Arria® คู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณ 10 ตัว (| HTML PDF)
คู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณ L และ H -Tile(| HTML PDF)
คู่มือผู้ใช้ PHY ตัวรับส่งสัญญาณ Intel ไซโคลน 10 GX (HTML | PDF)

2. ขั้นตอนการออกแบบและการรวม IP

ฉันจะค้นหาข้อมูลเกี่ยวกับการรวม IP ได้จากที่ใด

อุปกรณ์™® อินเทล

AN 901: การใช้การออกแบบลิงค์คู่ ADC-Agilex E-Tile ที่ซิงโครไนซ์กับแกน IP RX ของ JESD204C (| HTML PDF)

Intel® Stratix® 10 อุปกรณ์

AN804: การใช้การออกแบบมัลติลิงค์ ADC ที่ซิงโครไนซ์กับ Intel Stratix 10 JESD204B RX IP Core(| HTML PDF)
AN804: การใช้การออกแบบหลายลิงค์ ADC ที่ไม่ถูกซิงโครนัสกับ Intel Stratix 10 JESD204B RX IP Core(HTML | PDF)

อินเทล อาร์เรีย® 10 อุปกรณ์

AN803: การใช้การออกแบบหลายลิงค์ ADC ที่ซิงโครไนซ์กับ Intel Arria 10 JESD204B RX IP Core (| HTML PDF)
AN803: การใช้การออกแบบหลายลิงค์ ADC ที่ไม่ถูกซิงโครนัสกับ Intel Arria 10 JESD204B RX IP Core(HTML | PDF)

3. การออกแบบบอร์ดและการจัดการพลังงาน

แนวทางการเชื่อมต่อพิน

อุปกรณ์™® อินเทล

แนวทางการเชื่อมต่อขาครอบครัวของอุปกรณ์ Intel Agilex ›

Intel® Stratix® 10 อุปกรณ์

แนวทางการเชื่อมต่อขาครอบครัวของอุปกรณ์ Intel Stratix 10 GX, MX, TX และ SX ›

Intel® Arria® 10 อุปกรณ์

แนวทางการเชื่อมต่อขาตระกูลของอุปกรณ์ Intel Arria 10 GX, GT และ SX ›

Intel® ไซโคลน® 10 อุปกรณ์

แนวทางการเชื่อมต่อขาครอบครัวของอุปกรณ์ Intel Cyclone 10 GX ›

การทบทวนแผนผัง

อุปกรณ์™® อินเทล

แผ่นงานการตรวจสอบแผนผังของอุปกรณ์ Intel Agilex ›

Intel® Stratix® 10 อุปกรณ์

แผ่นงานรีวิวแผนผัง Intel Stratix 10 GX, MX และ SX ›

อินเทล อาร์เรีย® 10 อุปกรณ์

แผ่นงานการตรวจสอบแผนผัง Intel Arria 10 GX, GT และ SX ›

อินเทลไซโคลน® 10 อุปกรณ์

แผ่นงานรีวิวแผนผัง Intel Cyclone 10 GX ›

แนวทางการออกแบบบอร์ด

การจัดการพลังงาน

การจัดการพลังงานความร้อน

อุปกรณ์™® อินเทล

944: การสร้างแบบจําลองความร้อนสําหรับ Intel Agilex FPGA ด้วยเครื่องคํานวณพลังงานและความร้อน Intel FPGA(HTML | PDF)

Intel® Stratix® 10 อุปกรณ์

AN 787: การสร้างแบบจําลองและการจัดการความร้อน Intel Stratix 10(html | PDF)

การจัดลําดับพลังงาน

Intel® Agilex™, อินเทล® สตราติกซ์® 10, อินเทล® ไซโคลน® 10, และ Intel® Arria® 10 อุปกรณ์

AN 692: ข้อควรพิจารณาในการจัดลําดับพลังงานสําหรับ Intel® ไซโคลน 10 GX, Intel® Arria® 10, Intel Stratix® 10 และอุปกรณ์ Agilex™ Intel®(| HTML PDF)

4. การทํางานร่วมกันและการทดสอบมาตรฐาน

JESD204B รายงานการชําระเงินฮาร์ดแวร์ IP ของ Intel FPGA

อุปกรณ์™® อินเทล

AN 916: JESD204C Intel® FPGA IP และ ADI AD9081 / AD9082 MxFE * รายงานการทํางานร่วมกันสําหรับ Intel® Stratix® 10 อุปกรณ์กระเบื้องอิเล็กทรอนิกส์(html | PDF)

Intel® Stratix® 10 อุปกรณ์

823: Intel FPGA JESD204B แกน IP และ ADI AD9625 รายงานการชําระเงินฮาร์ดแวร์สําหรับอุปกรณ์ Intel Stratix 10(HTML | PDF)
832: Intel FPGA JESD204B แกน IP และ ADI AD9208 รายงานการชําระเงินฮาร์ดแวร์สําหรับอุปกรณ์ Intel Stratix 10(HTML | PDF)

Intel® Arria® 10 อุปกรณ์

710: ฟังก์ชั่นเมกะคอร์ Intel FPGA JESD204B และรายงานการชําระเงินฮาร์ดแวร์ ADI AD9680(| HTML PDF)
712: ฟังก์ชั่นเมกะคอร์ Intel FPGA JESD204B และรายงานการชําระเงินฮาร์ดแวร์ ADI AD9625(html | PDF)
749: Intel FPGA JESD204B แกน IP และ ADI AD9144 รายงานการชําระเงินฮาร์ดแวร์(HTML | PDF)
753: Intel FPGA JESD204B แกน IP และ ADI AD6676 รายงานการชําระเงินฮาร์ดแวร์(html | PDF)
779: Intel FPGA JESD204B แกน IP และ ADI AD9691 รายงานการชําระเงินฮาร์ดแวร์(HTML | PDF)
785: Intel FPGA JESD204B แกน IP และ ADI AD9162 รายงานการชําระเงินฮาร์ดแวร์(HTML | PDF)
792: Intel FPGA JESD204B แกน IP และ ADI AD9371 รายงานการชําระเงินฮาร์ดแวร์(HTML | PDF)
810: Intel FPGA JESD204B แกน IP และ ADI AD9208 รายงานการชําระเงินฮาร์ดแวร์ (html | PDF)

5. ตัวอย่างการออกแบบและการออกแบบอ้างอิง

ตัวอย่างการออกแบบและการออกแบบอ้างอิง

อุปกรณ์™® อินเทล

AN 901: การใช้การออกแบบลิงค์คู่ ADC-Agilex E-Tile ที่ซิงโครไนซ์กับแกน IP RX ของ JESD204C (| HTML PDF)

Intel® Stratix® 10 อุปกรณ์

AN 833: Intel Stratix 10 GX 16 เลน RX JESD204B-ADC12DJ3200 การออกแบบอ้างอิงการทํางานร่วมกัน(HTML | PDF)
A 804: การใช้การออกแบบหลายลิงค์ ADC-Stratix 10 กับ JESD204B RX IP (HTML | PDF)

Intel® Arria® 10 อุปกรณ์

Intel Arria 10 JESD204B AD9144-AD9625 คู่มือผู้ใช้การออกแบบการออกแบบการทํางานร่วมกัน (HTML)
A 729: การใช้การออกแบบการอ้างอิงระบบ IP Core ของ JESD204B ด้วยโปรเซสเซอร์ Nios® II(HTML | PDF)
AN 814: Intel Arria 10 สอง x8 เลน JESD204B (เพล็กซ์) IP Cores การออกแบบการอ้างอิงการซิงโครไนซ์หลายอุปกรณ์(HTML | PDF)
A 803: การใช้การออกแบบหลายลิงค์ ADC-Arria 10 ที่ซิงโครไนซ์กับแกน IP RX ของ JESD204B (| HTML PDF)

แหล่งข้อมูลเพิ่มเติม

ทั่วไป

ตัวอย่างการออกแบบหลักของ IP JESD204B ›

Intel® Stratix® 10 อุปกรณ์

JESD204B Intel Stratix 10 FPGA ตัวอย่างการออกแบบ IP คู่มือผู้ใช้ ›

Intel® Arria® 10 อุปกรณ์

JESD204B Intel Arria 10 FPGA ตัวอย่างการออกแบบ IP คู่มือผู้ใช้ ›

Intel® ไซโคลน® 10 อุปกรณ์

JESD204B อินเทลไซโคลน 10 GX FPGA ตัวอย่างการออกแบบ IP คู่มือผู้ใช้ ›

6. หลักสูตรการฝึกอบรมและวิดีโอ

หลักสูตรการฝึกอบรมที่แนะนํา

ชื่อเรื่อง	ประเภท	การบรรยาย
ภาพรวมของ JESD204B เมกะคอร์ IP	ออนไลน์	หลักสูตรออนไลน์นี้ให้ภาพรวมที่กว้างของ JESD204B Intel FPGA IP หลัก เพื่อความเข้าใจที่ดีขึ้นเกี่ยวกับข้อกําหนดและแนวคิดทั้งหมดที่ใช้ในหลักสูตรเราเริ่มต้นด้วยการอภิปรายในส่วนที่เกี่ยวข้องของข้อกําหนดอินเทอร์เฟซ JESD204B และตามด้วยการนําเสนอคุณสมบัติที่สําคัญบางประการของแกน IP Intel FPGA ของ JESD204B ในที่สุดการไหลของข้อมูลของระบบใช้เพื่ออธิบายรายละเอียดการทํางานของแกนกลาง

ดูทั้งหมด แสดงน้อยลง

วิดีโอแนะนํา

ชื่อเรื่อง	การบรรยาย
Arria® 10 อินเตอร์เฟซเพื่อ ADI 9144 โดยใช้ JESD204B IP	เรียนรู้เกี่ยวกับการทํางานร่วมกันของ JESD204B Intel FPGA แกน IP บน Intel® Arria® FPGA 10 ด้วยตัวแปลง AD9144 จากอะนาล็อกอุปกรณ์อิงค์ (ADI)
วิธีการทํางานร่วมกัน ADI AD9680 กับ Intel® FPGA JESD204B แกน IP บน Stratix® V FPGA	รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์กําหนดค่าตัวแปลงแบบแอนะล็อกเป็นดิจิตอลและกําหนดค่าแกน IP Intel FPGA ของ JESD204B
วิธีการทํางานร่วมกัน ADI AD9680 กับ Intel® FPGA JESD204B IP บน Stratix V	รับคําแนะนําทีละขั้นตอนเกี่ยวกับวิธีการตั้งค่าฮาร์ดแวร์กําหนดค่าตัวแปลงแบบแอนะล็อกเป็นดิจิตอลและกําหนดค่าแกน IP Intel FPGA ของ JESD204B
วิธีการทํางานร่วมกัน TI DAC37J84 กับ Intel® FPGA JESD204B เมกะคอร์บน Stratix V FPGA	เรียนรู้เกี่ยวกับการทํางานร่วมกันของ JESD204B Intel FPGA IP หลักบน Stratix® V FPGA ด้วยตัวแปลง DAC37J84 จากเครื่องมือเท็กซัส
JESD204B Intel FPGA IP วิดีโอเริ่มต้นใช้งานด่วน	เรียนรู้เกี่ยวกับมาตรฐาน JESD204B และโซลูชัน IP Intel FPGA ของ JESD204B ค้นหาวิธีที่คุณสามารถสร้างตัวอย่างการออกแบบที่ทํางานบนฮาร์ดแวร์ได้อย่างง่ายดาย
JESD204B การสาธิต IP ของ Intel FPGA	เรียนรู้เกี่ยวกับการทํางานร่วมกันของ JESD204B Intel FPGA IP หลักบน Arria V FPGA ด้วยตัวแปลง DAC37J84 จากเครื่องมือเท็กซัส
JESD204B Intel FPGA IP วิดีโอเริ่มต้นใช้งานด่วน	เรียนรู้เกี่ยวกับมาตรฐาน JESD204B และโซลูชัน IP Intel FPGA ของ JESD204B ค้นหาวิธีที่คุณสามารถสร้างตัวอย่างการออกแบบที่ทํางานบนฮาร์ดแวร์ได้อย่างง่ายดาย

ดูทั้งหมด แสดงน้อยลง

วิดีโออื่นๆ

วิดีโออื่นๆ

7. ดีบัก

เครื่อง มือ

FTA JESD204B สัญญาณซิงค์ไม่ถูกยกเลิกปัญหา ›

คู่มือผู้ใช้

JESD204B Intel® คู่มือผู้ใช้ IP FPGA - อ้างถึงบทที่ 6: แนวทางการดีบักหลักของ IP JESD204B
871: คู่มือฉบับย่อสําหรับ Intel® Arria® 10 และ Intel® พายุไซโคลน® การปรับแต่งลิงก์ความเร็วสูง 10 GX(| HTML PDF)
คู่มือผู้ใช้ตัวตรวจสอบการเชื่อมโยง Ethernet สําหรับ Intel® Stratix® 10 อุปกรณ์(| HTML PDF)

หมายเหตุการเผยแพร่หลักทรัพย์สินทางปัญญา (IP)

JESD204B Intel® FPGA IP หมายเหตุการเผยแพร่หลัก ›

โซลูชันฐานความรู้

Still Have Questions?

Get answers for the most common design issues.

Search the Knowledge Base

1. การเลือกอุปกรณ์และ IP
2. ขั้นตอนการออกแบบและการรวม IP
3. การออกแบบบอร์ดและการจัดการพลังงาน
4. การทํางานร่วมกันและการทดสอบมาตรฐาน
5. ตัวอย่างการออกแบบและการออกแบบอ้างอิง
6. หลักสูตรการฝึกอบรมและวิดีโอ
7. ดีบัก

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภูมิภาคของคุณ

Asia Pacific

Europe

Latin America

Middle East/Africa

North America

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

JESD204B Intel® FPGA IP Core – ศูนย์สนับสนุน

การเริ่มต้นใช้งาน

1. การเลือกอุปกรณ์และ IP

2. ขั้นตอนการออกแบบและการรวม IP

3. การออกแบบบอร์ดและการจัดการพลังงาน

4. การทํางานร่วมกันและการทดสอบมาตรฐาน

5. ตัวอย่างการออกแบบและการออกแบบอ้างอิง

6. หลักสูตรการฝึกอบรมและวิดีโอ

7. ดีบัก

Still Have Questions?

ลงชื่อเข้าใช้

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

JESD204B Intel® FPGA IP Core – ศูนย์สนับสนุน

การเริ่มต้นใช้งาน

1. การเลือกอุปกรณ์และ IP

2. ขั้นตอนการออกแบบและการรวม IP

3. การออกแบบบอร์ดและการจัดการพลังงาน

4. การทํางานร่วมกันและการทดสอบมาตรฐาน

5. ตัวอย่างการออกแบบและการออกแบบอ้างอิง

6. หลักสูตรการฝึกอบรมและวิดีโอ

7. ดีบัก

Still Have Questions?