การกําหนดค่าอุปกรณ์ - ศูนย์สนับสนุน
คุณจะพบข้อมูลเกี่ยวกับวิธีเลือก ออกแบบ และปรับใช้รูปแบบการกําหนดค่าและคุณสมบัติ นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีดึงระบบของคุณและดีบักลิงก์การกําหนดค่า หน้านี้ถูกจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับโฟลว์การออกแบบระบบกําหนดค่าตั้งแต่ต้นจนจบ
รับแหล่งข้อมูลสนับสนุนสําหรับอุปกรณ์ Intel Agilex® 7, Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: เอกสาร หลักสูตรการฝึกอบรม วิดีโอด่วน Intel® FPGA ตัวอย่างการออกแบบ Intel® FPGA และฐานความรู้ FPGA
1. รายละเอียดการกําหนดค่าเฉพาะอุปกรณ์
ตารางที่ 1 - ภาพรวมรูปแบบการกําหนดค่าและคุณสมบัติ
| คุณสมบัติการกําหนดค่า | รูปแบบการกําหนดค่าตระกูล | อุปกรณ์ | |||||||
|---|---|---|---|---|---|---|---|---|---|
โครง ร่าง |
ความกว้างของข้อมูล |
อัตรานาฬิกาสูงสุด |
อัตราข้อมูลสูงสุด |
การรักษาความปลอดภัยด้านการออกแบบ |
การกําหนดค่าใหม่บางส่วน (2) |
การอัปเดตระบบระยะไกล |
อารมณ์เสียของเหตุการณ์เดียว |
การกําหนดค่าผ่านโปรโตคอล |
|
® Intel Agilex 7 |
การสตรีม Avalon® |
32 บิต |
125 MHz |
4000 Mbps |
√ |
√ |
คอร์ IP ตัวโหลดแฟลชแบบขนาน II |
√ |
N/A |
16 บิต |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
ซีเรียลแบบ Active (AS) |
4 บิต |
166(1) MHz |
664 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Stratix® 10 |
Avalon®-ST |
32 บิต |
125 MHz |
4000 Mbps |
√ |
√ |
คอร์ IP ตัวโหลดแฟลชแบบขนาน II |
√ |
N/A |
16 บิต |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
ซีเรียลแบบ Active (AS) |
4 บิต |
125(1) MHz |
500 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Intel® Arria® 10 |
การกําหนดค่าผ่าน HPS |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
ผ่าน HPS |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
Fast Passive Parallel (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
|
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
ซีเรียลแบบ Active (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
ซีเรียลแบบ Passive (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
|
JTAG |
1 บิต |
33 MHz |
33 Mbps |
|
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 GX |
Fast Passive Parallel (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
ซีเรียลแบบ Active (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
ซีเรียลแบบ Passive (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
|
JTAG |
1 บิต |
33 MHz |
33 Mbps |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Intel® Cyclone® 10 LP |
Fast Passive Parallel (FPP) |
8 บิต |
66(4)/100(6) MHz |
528(4)/800(6) Mbps |
N/A |
N/A |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
ซีเรียลแบบ Passive (PS) |
1 บิต |
66(4)/133(5) MHz |
66(4)/133(5) Mbps |
N/A |
N/A |
คอร์ IP ตัวโหลดแฟลชแบบขนาน |
√ |
N/A |
|
ซีเรียลแบบ Active (AS) |
1 บิต |
40 MHz |
40 Mbps |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 บิต |
25 MHz |
25 Mbps |
N/A |
N/A |
N/A |
√ |
N/A |
|
- อัตรานาฬิกาสูงสุดเมื่อใช้ OSC_CLK_1 เป็นแหล่งกําหนดค่านาฬิกา อัตราสัญญาณนาฬิกาสูงสุดจะลดลงหากคุณใช้ออสซิลเลเตอร์ภายในเป็นแหล่งสัญญาณนาฬิกาการกําหนดค่า ระหว่างการทํางานของ SmartVID หรือเมื่ออุปกรณ์อยู่ในโหมดผู้ใช้
- คุณสามารถทําการกําหนดค่าใหม่บางส่วนได้หลังจากกําหนดค่าอุปกรณ์ทั้งหมดแล้ว สําหรับข้อมูลเพิ่มเติม โปรดดู คู่มือผู้ใช้การกําหนดค่าบางส่วนใหม่
- การกําหนดค่าบางส่วนสามารถทําได้เมื่อกําหนดค่าเป็นโฮสต์ภายในเท่านั้น
- แรงดันไฟฟ้าสําหรับลอจิกภายใน VCCINT = 1.0 V
- แรงดันไฟฟ้าสําหรับลอจิกภายใน VCCINT = 1.2 V
- แรงดันไฟฟ้าสําหรับลอจิกภายใน VCCINT = 1.2 V. Cyclone อุปกรณ์แรงดันไฟฟ้าคอร์ 10 LP 1.2 V รองรับ 133 MHz DCLK fMAX สําหรับ 10CL006, 10CL010, 10CL016, 10CL025 และ 10CL040 เท่านั้น
2. รูปแบบการกําหนดค่าและ IP
คู่มือผู้ใช้ที่กําหนดค่า
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
การกําหนดค่าผ่าน HPS
กําหนดค่าส่วน FPGA ของอุปกรณ์ SoC โดยใช้ Hard Processor System (HPS)
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้ Intel Stratix 10 SoC FPGA Boot
- คู่มืออ้างอิงทางเทคนิคของระบบโปรเซสเซอร์ Hard Intel Stratix 10
อุปกรณ์ Intel Arria 10
ขนาน Fast Passive
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
ซีเรียลแบบ Active
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
AN 370: การใช้คอร์ IP ตัวโหลดแฟลชซีเรียล Intel FPGA กับซอฟต์แวร์ Intel® Quartus® Prime
AN 418: SRunner: โซลูชันแบบฝังสําหรับการเขียนโปรแกรมอุปกรณ์กําหนดค่าแบบอนุกรม
ซีเรียล Passive
อุปกรณ์ Intel Arria 10 GX
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
JTAG
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
3. คุณสมบัติการกําหนดค่าขั้นสูง
ความปลอดภัยของอุปกรณ์
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
แหล่งข้อมูลเพิ่มเติม:
การกําหนดค่าใหม่บางส่วน
หน้าการสนับสนุนการกําหนดค่าใหม่บางส่วน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้โซลูชันการกําหนดค่าใหม่บางส่วน
- AN 825: การกําหนดค่าการออกแบบใหม่บางส่วนบนบอร์ดการพัฒนา FPGA Intel Stratix 10 GX
- 826: บทช่วยสอนการกําหนดค่าบางส่วนใหม่ตามลําดับชั้นสําหรับบอร์ดการพัฒนา FPGA Stratix 10 GX
- 818: บทช่วยสอนการกําหนดค่าบางส่วนใหม่แบบคงที่สําหรับบอร์ดการพัฒนา FPGA Stratix 10 GX
- AN 819: การกําหนดค่าใหม่บางส่วนผ่านการออกแบบอ้างอิง PCI Express* บางส่วนสําหรับอุปกรณ์ Intel Stratix 10
- AN 820: การกําหนดค่าใหม่บางส่วนตามลําดับชั้นผ่านการออกแบบอ้างอิง PCI Express สําหรับอุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel® Arria® 10
- คู่มือผู้ใช้โซลูชันการกําหนดค่าใหม่บางส่วน
- Arria®การเริ่มต้น CvP 10 รายการและการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้โปรโตคอล
- 817: บทช่วยสอนการกําหนดค่าบางส่วนใหม่แบบคงที่สําหรับบอร์ดการพัฒนา FPGA Arria 10 GX
- AN 798: การกําหนดค่าใหม่บางส่วนด้วย Arria 10 HPS
- AN 797: การกําหนดค่าการออกแบบใหม่บางส่วนบนบอร์ดการพัฒนา FPGA Intel Arria 10 GX
- AN 784: การกําหนดค่าใหม่บางส่วนผ่านการออกแบบอ้างอิง PCI Express สําหรับอุปกรณ์ Intel Arria 10
- AN 805: การกําหนดค่าการออกแบบบางส่วนใหม่แบบลําดับชั้นบนบอร์ดการพัฒนา SoC Intel Arria 10
- AN 806: บทช่วยสอนการกําหนดค่าใหม่บางส่วนตามลําดับชั้นสําหรับบอร์ดการพัฒนา FPGA Intel Arria 10 GX
- 813: การกําหนดค่าใหม่บางส่วนตามลําดับชั้นผ่านการออกแบบอ้างอิง PCI Express สําหรับอุปกรณ์ Arria 10
อุปกรณ์ Intel® Cyclone®10 GX
แหล่งข้อมูลเพิ่มเติม:
การอัปเกรดระบบระยะไกล
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้การกําหนดค่า Intel Stratix 10
- ตัวอย่างสคริปต์ Tcl
- คู่มือผู้ใช้ Intel Stratix 10 SoC Remote System Update (RSU)
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
การลดความตึงตัวของเหตุการณ์เดียว (SEU)
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
- Intel Arria 10 Core Fabric และคู่มือ I/O อเนกประสงค์
- 737: การตรวจจับและกู้คืน SEU ในอุปกรณ์ Intel Arria 10
- การลดค่าอารมณ์เสียของเหตุการณ์เดียวในอุปกรณ์ Arria 10 (วิดีโอ)
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
การกําหนดค่าผ่านโปรโตคอล (CvP)
การกําหนดค่าผ่านหน้าการสนับสนุนโปรโตคอล
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
- คู่มือผู้ใช้ Arria 10 CvP Initialization และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้ PCI Express*
- รหัสไดรเวอร์ซอฟต์แวร์
อุปกรณ์ Intel Cyclone 10 GX
IP การเข้าถึง Flash
® อุปกรณ์ Intel Agilex 7
- คู่มือผู้ใช้ Intel FPGA IP ไคลเอนต์กล่องจดหมาย
- คู่มือผู้ใช้ Avalon ST Client Intel FPGA IP
- 932: แนวทางการย้ายการเข้าถึง Flash จากอุปกรณ์ที่ใช้ Control Block ไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้ Intel FPGA IP ไคลเอนต์กล่องจดหมาย
- คู่มือผู้ใช้ Intel FPGA IP ไคลเอนต์ Serial Flash Mailbox
- 932: แนวทางการย้ายการเข้าถึง Flash จากอุปกรณ์ที่ใช้ Control Block ไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Intel Arria 10
- คู่มือผู้ใช้ Core สําหรับอินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน Intel FPGA IP Core
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน II Intel FPGA IP Core
- AN 720: การจําลอง ASMI Block ในการออกแบบของคุณ
อุปกรณ์ Intel Cyclone 10 GX
- คู่มือผู้ใช้ Core สําหรับอินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน I Intel® FPGA IP Core
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน II Intel FPGA IP Core
- AN 720: การจําลอง Active Serial Memory Interface (ASMI) Block ในการออกแบบของคุณ
อุปกรณ์ Intel Cyclone 10 LP
- คู่มือผู้ใช้ Core สําหรับอินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน Intel FPGA IP Core
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) แบบขนาน II Intel FPGA IP Core
- AN 720: การจําลอง Active Serial Memory Interface (ASMI) Block ในการออกแบบของคุณ
IP รหัสชิป
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
4. Intel® Quartus® Prime Software Flow
ตารางที่ 2 - โฟลว์ของการตั้งค่าการกําหนดค่าอุปกรณ์และไฟล์การเขียนโปรแกรม
1. การตั้งค่าทั่วไป |
|
2. การตั้งค่าการกําหนดค่า |
|
3. การตั้งค่าไฟล์การเขียนโปรแกรม |
|
4. อื่นๆ ตัวเลือกการตั้งค่าคุณสมบัติขั้นสูง |
|
5. สร้างไฟล์การกําหนดค่าและการเขียนโปรแกรม |
|
ฉันจะค้นหาข้อมูลเกี่ยวกับการตั้งค่าการกําหนดค่าอุปกรณ์และการกําหนดค่า & การสร้างไฟล์โปรแกรมได้ที่ไหน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
5. การออกแบบบอร์ด
ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการออกแบบการกําหนดค่าอุปกรณ์ได้ที่ไหน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
ฉันจะค้นหาข้อมูลเกี่ยวกับหลักเกณฑ์การเชื่อมต่อสําหรับพินการกําหนดค่าได้ที่ไหน
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลจําเพาะการกําหนดค่าได้จากที่ใด
ข้อมูลจําเพาะการกําหนดค่าในเอกสารข้อมูลอุปกรณ์ระบุข้อมูลจําเพาะต่อไปนี้:
- ข้อมูลจําเพาะการกําหนดเวลาสําหรับพินควบคุมการกําหนดค่า
- ข้อมูลจําเพาะเกี่ยวกับเวลา/ประสิทธิภาพสําหรับแต่ละรูปแบบการกําหนดค่าที่รองรับ
- ขนาดสตรีมบิตการกําหนดค่า
- การประเมินเวลาการกําหนดค่าสําหรับแต่ละรูปแบบการกําหนดค่าที่รองรับ
® อุปกรณ์ Intel Agilex 7
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
6. ดีบัก
ตัวแก้ไขปัญหาการกําหนดค่า FPGA
® เครื่องมือดีบักคอนโซลระบบ Intel Agilex 7 และ Intel Stratix 10 FPGA โดยใช้ JTAG
ชุดเครื่องมือดีบัก Intel Stratix 10 FPGA SDM ช่วยคุณดีบักปัญหาการกําหนดค่าของคุณ
- มีจําหน่ายในซอฟต์แวร์ Intel Quartus Prime Pro Edition v18.1 และเป็นต้นไป
กําลังค้นหาเครื่องมือในการดีบักความล้มเหลวในการกําหนดค่า / การรักษาความปลอดภัยด้านการออกแบบ / การตรวจสอบการตรวจจับข้อผิดพลาดของวงจรซ้ําซ้อน (CRC) บนอุปกรณ์ Intel® Arria® 10 เครื่อง
- หากต้องการรับเครื่องมือวินิจฉัยการกําหนดค่านี้ โปรดติดต่อตัวแทนฝ่ายขายของ Intel® ของคุณ
คุณสามารถใช้ตัวแก้ไขปัญหานี้หรือการวิเคราะห์แผนผังข้อผิดพลาดเพื่อระบุสาเหตุความล้มเหลวในการกําหนดค่าที่เป็นไปได้
โซลูชันฐานความรู้
ไปที่ Knowledge Base ป้อนคําสําคัญของปัญหาที่คุณพบเพื่อค้นหาโซลูชัน
อุปกรณ์กําหนดค่าที่ Intel® รองรับ
Intel รองรับอุปกรณ์กําหนดค่าของบุคคลที่สาม
ตารางที่ 3 แสดงเกณฑ์ของอุปกรณ์กําหนดค่าของบริษัทอื่นที่สนับสนุนโดย Intel Quartus Convert Programming File Tools และ Quartus Programmer เวอร์ชั่น 21.3 Pro Edition และ 20.1 Standard Edition
ตารางที่ 3 - อุปกรณ์กําหนดค่าของบริษัทอื่นที่ Intel รองรับ
Intel FPGA |
ผู้ จัด จำหน่าย |
P/N |
ที่อยู่ไบต์ |
การตั้งค่าดัมมี่นาฬิกา ASx1 ASx4 |
แฟลชแบบ Quad-Enabled แบบถาวรใช่หรือไม่ |
อุปกรณ์แฟลชที่ Intel ทดสอบและรองรับ |
|
|---|---|---|---|---|---|---|---|
® Intel Agilex 7 |
ไมครอน |
MT25QU128 |
3 ไบต์(1) |
N/A |
10(4) |
หมายเลข(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
มาโครนิกซ์ |
MX25U128(10) |
3 ไบต์(1) |
N/A |
6(1) |
หมายเลข(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
ISSI |
IS25WP512M |
3 ไบต์(1) |
N/A |
6(1) |
หมายเลข(6) |
IS25WP512M-RHLE |
|
Intel Stratix 10 |
ไมครอน |
MT25QU128 |
3 ไบต์(1) |
N/A |
10(4) |
หมายเลข(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
มาโครนิกซ์ |
MX25U128(10) |
3 ไบต์(1) |
N/A |
6(1) |
หมายเลข(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
Intel Arria 10, Intel Cyclone 10 GX |
ไมครอน |
MT25QU256 |
4 ไบต์(4) |
10(4) |
10(4) |
หมายเลข(6) |
MT25QU256ABA8E12-1SIT |
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
มาโครนิกซ์ |
MX25U256(3) |
4 ไบต์(5) |
10(5) |
10(5) |
ใช่(6) |
MX25U25645GXDI54 |
|
MX25U512(3) |
MX25U51245GXDI54 |
||||||
MX66U1G(3) |
MX66U1G45GXDI54 |
||||||
MX66U2G(3) |
MX66U2G45GXRI54 |
||||||
Cyclone V, Arria V, Stratix V |
ไมครอน |
MT25QL128 |
3 ไบต์(1) |
12(4) |
12(4) |
หมายเลข(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
4 ไบต์(4) |
4(4) |
10(4) |
หมายเลข(6) |
MT25QL256ABA8ESF-0SIT |
||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
มาโครนิกซ์ |
MX25L128 |
3 ไบต์ (1)(2) |
8(1) |
6(1) |
หมายเลข(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
ไซเปรส |
S25FL128 |
3 ไบต์ (1)(2) |
8(1) |
7(1) |
หมายเลข(6) |
S25FL128SAGMFI000 |
|
S25FL256 |
S25FL256SAGMFI000 |
||||||
S25FL512 |
S25FL512SAGMFI0I0 |
||||||
Cyclone 10 LP |
ไมครอน |
MT25QL128 |
3 ไบต์ (1)(2) |
8(1) |
N/A |
หมายเลข(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
MT25QL256ABA8ESF-0SIT |
||||||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
มาโครนิกซ์ |
MX25L128 |
3 ไบต์ (1)(2) |
8(1) |
N/A |
หมายเลข(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
ไซเปรส |
S25FL128 |
3 ไบต์ (1)(2) |
8(1) |
N/A |
หมายเลข(6) |
S25FL128SAGMFI000 |
|
S25FL256 |
S25FL256SAGMFI000 |
||||||
S25FL512 |
S25FL512SAGMFI0I0 |
||||||
- ใช้การตั้งค่าเริ่มต้นของอุปกรณ์กําหนดค่า
- เมื่อทําการอัปเกรดระบบระยะไกล จะต้องตั้งค่าที่อยู่เริ่มต้นของภาพภายใน 128 Mb แรก
- อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX รองรับเฉพาะอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54
- Intel Quartus Programmer ตั้งค่าการลงทะเบียนการกําหนดค่าแบบถาวรระหว่างการดําเนินการตั้งโปรแกรม ผู้ใช้จําเป็นต้องตั้งค่าการลงทะเบียนด้วยตนเองหากใช้โปรแกรมเมอร์ของบริษัทอื่น
- อุปกรณ์กําหนดค่าเป็นอุปกรณ์ถาวรในค่านี้ ผู้ใช้ไม่มีตัวเลือกในการเปลี่ยนการตั้งค่านี้
- คําสั่ง Intel Quartus Programmer issues เพื่อเปิดใช้งานโหมด Quad
- อุปกรณ์กําหนดค่าเหล่านี้ไม่ได้รับการสนับสนุนโดยคอร์ INTEL FPGA IP I Intel FPGA IP ASMI Parallel II รุ่นเก่าและคอร์ Intel FPGA IP ASMI Parallel II สําหรับการออกแบบใหม่ โปรดดูคอร์ Intel FPGA IP อินเทอร์เฟซแฟลชอนุกรมทั่วไป
- AS x 1 - Active Serial Configuration รองรับความกว้างของข้อมูล 1 บิต
- AS x 4 - แบบแผนการกําหนดค่าอนุกรม Active รองรับความกว้างของข้อมูล 4 บิต
- อุปกรณ์ Intel Stratix 10 และ Intel Agilex® 7 ไม่รองรับอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 และ MX66U2G45GXRI54
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
® อุปกรณ์ Intel Agilex 7
- ® Intel Agilex 7 Mailbox Client Intel FPGA IP ตัวอย่างการออกแบบ Core (การเข้าถึงแฟลช QSPI และการอัปเดตระบบระยะไกล)
- รหัสชิปกําลังอ่านโดยใช้ AVST Mailbox IP ใน Intel Agilex® 7
- ® การออกแบบตัวอย่าง CvP Intel Agilex 7 P-tile สําหรับโหมดเริ่มต้น
อุปกรณ์ Intel Stratix 10
- Stratix 10 Mailbox Client Intel FPGA IP ตัวอย่างการออกแบบ Core (การเข้าถึงแฟลช QSPI และการอัปเดตระบบระยะไกล)
- ตัวอย่างการออกแบบการเริ่มต้น CvP Intel Stratix 10
- ตัวอย่างการออกแบบ Intel Stratix H-Tile CvP
- การออกแบบตัวอย่าง CvP Intel Stratix 10 H-tile สําหรับโหมดเริ่มต้น
- การออกแบบตัวอย่าง CvP Intel Stratix 10 H-tile สําหรับโหมดอัปเดต
- ตัวอย่าง Intel FPGA IP การออกแบบคอร์ของไคลเอนต์ Serial Flash Mailbox Stratix 10
อุปกรณ์ Intel Arria 10
- การออกแบบตัวอย่าง CvP สําหรับชุดพัฒนา FPGA Arria 10 GX (FPGA Wiki)
- การอัปเดตระบบระยะไกล Intel Arria 10 (RSU) พร้อมอินเทอร์เฟซ Avalon-MM (FPGA Wiki)
- พอร์ทัลการอัปเดตบอร์ดที่ใช้การออกแบบอ้างอิงหน่วยความจําแฟลช EPCQ
- Flash Programmer ที่ปรับแต่งได้สําหรับ Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
หลักสูตรและวิดีโอการฝึกอบรม
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
เรียนรู้รูปแบบการกําหนดค่า โซลูชัน คุณสมบัติ และเครื่องมือที่มีอยู่ในการกําหนดค่าอุปกรณ์กําหนดค่า FPGAs ของ Intel และการตั้งโปรแกรม |
|
เรียนรู้ความแตกต่างระหว่างรูปแบบการกําหนดค่าทั้งหมดที่สามารถใช้เพื่อกําหนดค่า FPGAs Intel |
|
เรียนรู้คุณสมบัติการกําหนดค่าเฉพาะที่มีอยู่ในอุปกรณ์ Intel Stratix 10 |
|
เรียนรู้วิธีการตั้งค่าและดําเนินการ RSU ในอุปกรณ์ Intel MAX 10 |
|
เรียนรู้โฟลว์และเครื่องมือที่มีอยู่ในการปรับแต่งและสร้างซอฟต์แวร์การบูตขั้นที่สองอย่างรวดเร็ว |
|
เรียนรู้วิธีสร้างและตั้งโปรแกรม FPGAs SoC Intel® Arria® 10 พร้อมด้วยและเข้ารหัสและ/หรือภาพการเริ่มต้นระบบขั้นที่สองที่ได้รับการรับรอง |
|
การลดค่าอารมณ์เสียของเหตุการณ์เดียวในอุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX |
เรียนรู้คุณสมบัติของตระกูลอุปกรณ์ Intel® Arria® 10 และ Intel Cyclone 10 GX ที่สามารถใช้ในการออกแบบโซลูชันบรรเทาภัย SEU ของคุณเอง |
เรียนรู้วิธีที่คุณจะสามารถปรับปรุงโซลูชันการประมวลผลความไวโดยการเสริมเทคนิคการลดเหตุการณ์เดียว (SEU) ด้วยคุณสมบัติที่เรียกว่าการติดแท็กลําดับชั้น |
|
เรียนรู้เกี่ยวกับคอร์ IP การใส่ความผิดพลาดและซอฟต์แวร์ดีบักเกอร์การใส่ข้อบกพร่องเพื่อลดอัตราความล้มเหลวในเวลา (FIT) |
|
เรียนรู้วิธีใช้ Generic Serial Flash Interface Intel FPGA IP Core เพื่อตั้งโปรแกรมอุปกรณ์แฟลชแบบอนุกรมใด ๆ ของอินเทอร์เฟซต่อพ่วง (SPI) |
|
เรียนรู้เกี่ยวกับ Hard Processor Subsystem (HPS) ที่พบบน Cyclone V, Arria V และ Arria 10 SoC การฝึกอบรมออนไลน์ประกอบด้วยข้อมูลเกี่ยวกับคอนโทรลเลอร์อุปกรณ์จัดเก็บข้อมูลแบบถาวรและโปรโตคอลอินเทอร์เฟซต่างๆ |
|
การกําหนดค่าอุปกรณ์ Intel FPGA บางส่วนใหม่: บทนํา & การกําหนดโครงการ |
การฝึกอบรมการกําหนดค่าบางส่วนใหม่ ส่วนที่ 1 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะแนะนําให้คุณรู้จักกับคุณสมบัติ PR และขั้นตอนการออกแบบทั่วไปสําหรับการออกแบบ PR นอกจากนี้คุณยังจะได้เรียนรู้เกี่ยวกับการกําหนดพาร์ติชันการออกแบบและการกําหนดพื้นที่ Logic Lock การบ้านที่จําเป็นสําหรับการปรับใช้การออกแบบ PR และคําแนะนําเกี่ยวกับวิธีการวางแผนการออกแบบสําหรับ PR |
การกําหนดค่าอุปกรณ์ Intel FPGA บางส่วนใหม่: แนวทางการออกแบบ & ข้อกําหนดโฮสต์ |
การฝึกอบรมการกําหนดค่าบางส่วนใหม่ ส่วนที่ 2 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึงแนวทางสําหรับการสร้างการออกแบบ PR รวมถึงการสร้างซูเปอร์เซ็ตพอร์ตและตรึงตรรกะ นอกจากนี้ยังกล่าวถึงข้อกําหนดสําหรับโฮสต์ PR ตรรกะที่เพิ่มไปยังภูมิภาคแบบคงที่ของการออกแบบหรืออุปกรณ์ภายนอกเพื่อควบคุมการดําเนินการ PR |
การกําหนดค่าอุปกรณ์ Intel FPGA บางส่วนใหม่: PR Host IP & การใช้งาน |
การฝึกอบรมการกําหนดค่าบางส่วนใหม่ ส่วนที่ 3 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึง IP PR ทั้งหมดที่รวมอยู่ในซอฟต์แวร์ Intel Quartus Prime รวมถึง IP คอนโทรลเลอร์ PR, IP คอนโทรลเลอร์ภูมิภาค และ IP Freeze Bridge คุณจะเห็นวิธีใช้ IP เหล่านี้เพื่อปรับใช้การออกแบบโฮสต์ภายในหรือภายนอก |
การกําหนดค่าอุปกรณ์ Intel FPGA บางส่วนใหม่: ไฟล์เอาต์พุตและการสาธิต |
การฝึกอบรมการกําหนดค่าบางส่วนใหม่ ส่วนที่ 4 จาก 4 ส่วนสุดท้ายของการฝึกอบรมนี้อธิบายถึงขั้นตอนการออกแบบทั้งหมดสําหรับโครงการ PR นอกจากนี้ยังดูไฟล์ที่ออกมาจากโฟลว์ รวมถึงการสาธิตการออกแบบ PR ที่สมบูรณ์และใช้งานได้โดยใช้ชุดพัฒนา GX Intel Arria 10 GX |
วิดีโอเพิ่มเติม
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
การใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ FPGAs Intel |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ FPGAs Intel |
อัปเกรดระบบจากระยะไกลและอัปเดตข้อมูล EPCQ ผ่านคอนโซลระบบใน Cyclone 10 LP FPGA |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีดําเนินการอัพเกรดคุณสมบัติระบบระยะไกลบน Intel Cyclone 10 LP FPGA |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีกําหนดค่าอุปกรณ์ Intel Arria 10 ของคุณโดยใช้โปรโตคอล PCIe |
|
วิธีการปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว Part1 |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์ |
วิธีการปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว 2 |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์ |
วิธีดําเนินการกําหนดค่า Active Serial (AS) ผ่านอินเทอร์เฟซ JTAG โดยใช้ Serial Flash Loader IP Core |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับรูปแบบการกําหนดค่าอื่นนอกเหนือจากการกําหนดค่า JTAG ตามปกติ นอกจากนี้ วิดีโอนี้ยังครอบคลุมคอร์ IP Loader แฟลชซีเรียล (SFL) อีกด้วย |
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้