การกําหนดค่าอุปกรณ์ - ศูนย์สนับสนุน
ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์มีเอกสารและการฝึกอบรมให้เลือกการออกแบบ และปรับใช้คุณสมบัติการปรับตั้งค่า
คุณจะพบข้อมูลเกี่ยวกับวิธีการเลือก ออกแบบ และปรับใช้รูปแบบการกําหนดค่าและคุณสมบัติ นอกจากนี้ยังมีคําแนะนําเกี่ยวกับวิธีการนําระบบของคุณมาใช้และดีบักลิงก์การกําหนดค่า หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบการกําหนดค่าตั้งแต่ต้นจนเสร็จสิ้น
รับแหล่งข้อมูลการสนับสนุนสําหรับอุปกรณ์ Agilex™ 7, Stratix® 10, Arria® 10 และ Cyclone® 10 จากหน้าด้านล่าง สําหรับอุปกรณ์อื่นๆ ให้ค้นหาจากลิงก์ต่อไปนี้: เอกสาร หลักสูตรการฝึกอบรม Intel® FPGA วิดีโอด่วน Intel® FPGA ตัวอย่างการออกแบบ และ FPGA ฐานความรู้
หมายเหตุ: ข้อมูลสําหรับอุปกรณ์ Agilex™ 5 จะได้รับการอัปเดตในการเปิดตัวในอนาคต
1. รายละเอียดการกําหนดค่าเฉพาะอุปกรณ์
ตารางที่ 1 - ภาพรวมแผนการกําหนดค่าและคุณสมบัติ
| คุณสมบัติการกําหนดค่า | รูปแบบการกําหนดค่าตระกูล | อุปกรณ์ | |||||||
|---|---|---|---|---|---|---|---|---|---|
โครง ร่าง |
ความกว้างข้อมูล |
อัตรานาฬิกาสูงสุด |
อัตราข้อมูลสูงสุด |
การรักษาความปลอดภัยการออกแบบ |
การกําหนดค่าใหม่บางส่วน (2) |
การอัปเดตระบบจากระยะไกล |
การอารมณ์เสียในเหตุการณ์เดียว |
การกําหนดค่าผ่านโปรโตคอล |
|
| Agilex™ 5 | สตรีมมิ่ง Avalon® | 16 บิต | 125 MHz | 2000 Mbps |
√ | √ | คอร์ IP Parallel Flash Loader II | √ | N/A |
| 8 บิต | 125 MHz | 1000 Mbps | √ | √ | |||||
| อนุกรมที่ใช้งานอยู่ (AS) | 4 บิต | 166(1) MHz | 664 Mbps | √ | √ | √ | √ | √ | |
| JTAG | 1 บิต | 30 MHz | 30 Mbps | √ | √ | N/A | √ | N/A | |
Agilex™ 7 |
สตรีมมิ่ง Avalon® |
32 บิต |
125 MHz |
4000 Mbps |
√ |
√ |
คอร์ IP Parallel Flash Loader II |
√ |
N/A |
16 บิต |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
166(1) MHz |
664 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Stratix® 10 |
Avalon®-ST |
32 บิต |
125 MHz |
4000 Mbps |
√ |
√ |
คอร์ IP Parallel Flash Loader II |
√ |
N/A |
16 บิต |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
125(1) MHz |
500 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
Arria® 10 |
การกําหนดค่าผ่าน HPS |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
ผ่านทาง HPS |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
Fast Passive Parallel (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
|
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
อนุกรม Passive (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
|
JTAG |
1 บิต |
33 MHz |
33 Mbps |
|
√(3) |
N/A |
√ |
N/A |
|
Cyclone® 10 GX |
Fast Passive Parallel (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
อนุกรม Passive (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
|
JTAG |
1 บิต |
33 MHz |
33 Mbps |
N/A |
√(3) |
N/A |
√ |
N/A |
|
Cyclone® 10 LP |
Fast Passive Parallel (FPP) |
8 บิต |
66(4)/100(6) MHz |
528(4)/800(6) Mbps |
N/A |
N/A |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
อนุกรม Passive (PS) |
1 บิต |
66(4)/133(5) MHz |
66(4)/133(5) Mbps |
N/A |
N/A |
คอร์ IP Parallel Flash Loader |
√ |
N/A |
|
อนุกรมที่ใช้งานอยู่ (AS) |
1 บิต |
40 MHz |
40 Mbps |
N/A |
N/A |
√ |
√ |
N/A |
|
JTAG |
1 บิต |
25 MHz |
25 Mbps |
N/A |
N/A |
N/A |
√ |
N/A |
|
หมาย เหตุ:
|
|||||||||
2.รูปแบบการกําหนดค่าและ ip
คู่มือผู้ใช้เกี่ยวกับการกําหนดค่า
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix 10®
การกําหนดค่าผ่าน HPS
กําหนดค่าส่วน FPGA ของอุปกรณ์ SoC โดยใช้ Hard Processor System (HPS)
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
Fast Passive Parallel
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
แบบอนุกรมที่ใช้งานอยู่
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
AN 370: การใช้ Intel FPGA Serial Flash Loader IP Core กับซอฟต์แวร์ Intel® Quartus® Prime
AN 418: SRunner: โซลูชันแบบฝังสําหรับการเขียนโปรแกรมอุปกรณ์การกําหนดค่าแบบอนุกรม
อนุกรม Passive
อุปกรณ์ Arria® 10 GX
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
JTAG
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
3.คุณสมบัติการกําหนดค่าขั้นสูง
ความปลอดภัยของอุปกรณ์
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
แหล่งชอปเพิ่มเติม:
การกําหนดค่าใหม่บางส่วน
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
- คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน
- AN 825: การกําหนดค่าใหม่บางส่วนของการออกแบบบนบอร์ดการพัฒนา FPGA Stratix® 10 GX
- AN 826: บทช่วยเรียนการกําหนดค่าใหม่บางส่วนตามลําดับขั้นสําหรับบอร์ดพัฒนา FPGA 10 GX Stratix®
- AN 818: บทช่วยเรียนการอัปเดตค่าคงที่ในการกําหนดค่าใหม่บางส่วนสําหรับบอร์ดการพัฒนา Stratix® 10 GX FPGA
- AN 819: การกําหนดค่าใหม่บางส่วนบนการออกแบบการอ้างอิง PCI Express* สําหรับอุปกรณ์ Stratix® 10
- AN 820: การกําหนดค่าใหม่บางส่วนตามลําดับขั้นบนการออกแบบการอ้างอิง PCI Express สําหรับอุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
- คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน
- การเริ่มต้น 10 CvP Arria® และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้โปรโตคอล
- AN 817: บทช่วยเรียนการอัปเดตค่าคงที่ในการกําหนดค่าใหม่บางส่วนสําหรับบอร์ดพัฒนา FPGA 10 GX Arria®
- AN 798: การกําหนดค่าใหม่บางส่วนด้วย Arria® 10 HPS
- AN 797: การกําหนดค่าใหม่บางส่วนของการออกแบบบนบอร์ดการพัฒนา Arria® 10 GX FPGA
- AN 784: การกําหนดค่าใหม่บางส่วนบนการออกแบบการอ้างอิง PCI Express สําหรับอุปกรณ์ Arria® 10
- AN 805: การกําหนดค่าใหม่บางส่วนตามลําดับขั้นของการออกแบบบนบอร์ดการพัฒนา SoC Arria® 10
- AN 806: บทช่วยเรียนการกําหนดค่าใหม่บางส่วนตามลําดับขั้นสําหรับบอร์ดพัฒนา Arria® 10 GX FPGA
- AN 813: การกําหนดค่าใหม่บางส่วนตามลําดับขั้นบนการออกแบบการอ้างอิง PCI Express สําหรับอุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
แหล่งชอปเพิ่มเติม:
- คู่มือผู้ใช้ Quartus® Prime Pro Edition: การกําหนดค่าใหม่บางส่วน
- คู่มือผู้ใช้ Quartus® Prime Standard Edition: การกําหนดค่าใหม่บางส่วน
- หน้าการสนับสนุนการกําหนดค่าใหม่บางส่วน
- คู่มือผู้ใช้ Quartus® Prime Standard Edition: Intel FPGA IP การกําหนดค่าใหม่บางส่วน
- Guide.pdf ผู้ใช้คอร์ IP การกําหนดค่าใหม่บางส่วน
การอัปเกรดระบบระยะไกล
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
- คู่มือผู้ใช้การกําหนดค่า Stratix® 10
- ตัวอย่างสคริปต์ Tcl
- คู่มือผู้ใช้ Stratix® 10 SoC Remote System Update (RSU)
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
การบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU)
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
- คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์
- AN 737: การตรวจจับและกู้คืน SEU ในอุปกรณ์ Arria® 10
- การบรรเทาอารมณ์เสียในเหตุการณ์เดียวในอุปกรณ์ Arria® 10 (วิดีโอ)
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
แหล่งชอปเพิ่มเติม:
การกําหนดค่าผ่านทางโปรโตคอล (CvP)
หน้าการรองรับการกําหนดค่าผ่านทางโปรโตคอล
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
- Arria® 10 CvP Initialization และการกําหนดค่าใหม่บางส่วนบนคู่มือผู้ใช้ PCI Express*
- รหัสไดรเวอร์ซอฟต์แวร์
อุปกรณ์ Cyclone® 10 GX
IP การเข้าถึงแฟลช
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
- คู่มือผู้ใช้ Intel FPGA IP Mailbox Client
- คู่มือผู้ใช้ Mailbox Avalon ST Client Intel FPGA IP
- AN 932: แนวทางการย้ายการเข้าถึงแฟลชจากอุปกรณ์บล็อกควบคุมไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Stratix® 10
- คู่มือผู้ใช้ Intel FPGA IP Mailbox Client
- คู่มือผู้ใช้ Serial Flash Mailbox Client Intel FPGA IP
- AN 932: แนวทางการย้ายการเข้าถึงแฟลชจากอุปกรณ์บล็อกควบคุมไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Arria® 10
- คู่มือผู้ใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP คอร์
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) Parallel Intel FPGA IP Core
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core
- AN 720: จําลองบล็อก ASMI ในการออกแบบของคุณ
อุปกรณ์ Cyclone® 10 GX
- คู่มือผู้ใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP คอร์
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) Parallel I Intel® FPGA IP Core
- คู่มือผู้ใช้ Active Serial Memory Interface (ASMI) Parallel II Intel FPGA IP Core
- AN 720: การจําลองบล็อก Active Serial Memory Interface (ASMI) ในการออกแบบของคุณ
อุปกรณ์ Cyclone® 10 LP
IP รหัสชิป
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
4.quartus® prime ซอฟต์แวร์ขั้นตอนการออกแบบ
ตารางที่ 2 - การตั้งค่าการกําหนดค่าอุปกรณ์และขั้นตอนการสร้างไฟล์การเขียนโปรแกรม
| คําอธิบายหัวข้อ | |
|---|---|
| การตั้งค่าทั่วไป |
|
| การตั้งค่า |
|
| การตั้งค่าไฟล์การเขียนโปรแกรม |
|
| การตั้งค่าคุณสมบัติขั้นสูงอื่นๆ ที่เป็นตัวเลือกอื่นๆ |
|
| สร้างไฟล์การกําหนดค่าและการเขียนโปรแกรม |
|
ฉันจะค้นหาข้อมูลเกี่ยวกับการตั้งค่าอุปกรณ์และการกําหนดค่าการสร้างไฟล์การเขียนโปรแกรมได้ที่ไหน
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
5.การออกแบบบอร์ด
ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการออกแบบการกําหนดค่าอุปกรณ์ได้ที่ไหน
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการเชื่อมต่อสําหรับพินการกําหนดค่าได้ที่ไหน
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลจําเพาะการกําหนดค่าได้ที่ไหน
ข้อมูลจําเพาะการกําหนดค่าในเอกสารข้อมูลอุปกรณ์จะระบุข้อมูลจําเพาะต่อไปนี้:
- ข้อมูลจําเพาะการกําหนดเวลาสําหรับพินควบคุมการกําหนดค่า
- ข้อมูลจําเพาะเกี่ยวกับเวลา/ประสิทธิภาพสําหรับรูปแบบการกําหนดค่าที่รองรับแต่ละแบบ
- ขนาดสตรีมบิตการกําหนดค่า
อุปกรณ์ Agilex™ 5
อุปกรณ์ Agilex™ 7
อุปกรณ์ Stratix® 10
อุปกรณ์ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
6. ดีบัก
เครื่องมือดีบักเกอร์การกําหนดค่าจะช่วยคุณดีบักปัญหาการเขียนโปรแกรมและการกําหนดค่า เครื่องมือนี้สามารถใช้งานได้ใน Intel® Quartus® Prime Pro Edition Programmer เวอร์ชัน 21.3 เป็นต้นไป
AN 955: เครื่องมือดีบักเกอร์การกําหนดค่าของโปรแกรมเมอร์
เครื่องมือแก้ไขปัญหาการกําหนดค่า FPGA
เครื่องมือแก้ไขจุดบกพร่องของระบบ FPGA Agilex™ 7 และ Stratix® 10 โดยใช้ JTAG
ชุดเครื่องมือดีบัก Stratix® 10 FPGA SDM ช่วยให้คุณแก้ปัญหาการกําหนดค่าของคุณได้
- ซึ่งมีอยู่ในซอฟต์แวร์ Intel Quartus Prime Pro Edition v18.1 และเป็นต้นไป
กําลังค้นหาเครื่องมือในการดีบักการกําหนดค่าล้มเหลว / การรักษาความปลอดภัยการออกแบบ / การตรวจจับข้อผิดพลาดแบบ Cyclic Redundancy Check (CRC) บนอุปกรณ์ Arria® 10?
- หากต้องการรับเครื่องมือวินิจฉัยการกําหนดค่านี้ โปรดติดต่อตัวแทนฝ่ายขายของ Intel® ของคุณ
คุณสามารถใช้ตัวแก้ไขปัญหาหรือการวิเคราะห์โครงสร้างข้อผิดพลาดนี้เพื่อระบุสาเหตุการกําหนดค่าที่อาจล้มเหลวได้
โซลูชันฐานความรู้
ไปที่ Knowledge Base ให้ป้อนคําสําคัญของปัญหาที่คุณพบเพื่อหาโซลูชัน
อุปกรณ์การตั้งค่า
ตารางที่ 3 - อุปกรณ์กําหนดค่า Intel® FPGA
| ความเข้ากันได้ | กับตระกูลผลิตภัณฑ์ | แพ็คเกจความจุ | แพ็คเกจความจุ | ของอุปกรณ์กําหนดค่า FPGA|
|---|---|---|---|---|
| EPCQ-A† | 4 Mb - 32 Mb | SOIC 8 พิน | 3.3 V | สามารถใช้งานร่วมกับ Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP และอุปกรณ์ตระกูล FPGA รุ่นก่อนหน้า |
| EPCQ-A† | 64 Mb - 128 Mb | SOIC 16 พิน | 3.3 V | สามารถใช้งานร่วมกับ Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP และอุปกรณ์ตระกูล FPGA รุ่นก่อนหน้า |
| หมายเหตุ: † ตระกูล EPCQ-A ได้รับการสนับสนุนจากซอฟต์แวร์ Quartus® Prime Standard Edition v17.1 เป็นต้นไป สําหรับการสนับสนุนตระกูลผลิตภัณฑ์สําหรับตระกูลดั้งเดิมที่ไม่รวมอยู่ในเวอร์ชัน 17.1 ให้ยื่นคําขอบริการ ดู เพิ่มเติม อุปกรณ์การกําหนดค่า | ||||
ตารางที่ 4 - อุปกรณ์กําหนดค่าบุคคลที่สามที่สนับสนุนโดย Intel
| Intel FPGA | หมายเลขชิ้นส่วน | ผู้จัดจําหน่าย | ไบต์ที่จัดการกับ | การตั้งค่านาฬิกา Dummy | Flash แบบถาวรที่เปิดใช้งาน Quad หรือไม่ | หมวดหมู่ที่รองรับ | ||
|---|---|---|---|---|---|---|---|---|
| คํานําหน้า | ส่วนต่อท้าย | ASx1 | ASx4 | |||||
| Agilex™ 5 | อุปกรณ์ Agilex™ 5 รองรับตัวควบคุมแฟลช QSPI ทั่วไปที่สามารถรองรับอุปกรณ์แฟลช Quad SPI ใดๆ ที่ตรงตามเกณฑ์ต่อไปนี้
Intel แนะนําให้คุณใช้อุปกรณ์แฟลช QSPI จาก Micron*, Macronix* และ ISSI* อุปกรณ์ Quad SPI ที่ตรงตามเกณฑ์ทั้งสองข้างต้นได้รับการสนับสนุนโดยเครื่องมือตัวสร้างไฟล์การเขียนโปรแกรม Quartus และ Quartus Programmer เวอร์ชัน 24.1 Pro Edition หรือเวอร์ชันที่ใหม่กว่า สําหรับข้อมูลเพิ่มเติม โปรดดู คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: Agilex™ 5 FPGAs และ SoC |
|||||||
| Agilex™ 7 | ไมครอน | MT25QU128 | ABA8E12-0AAT | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | Intel ผ่านการทดสอบและสนับสนุน |
| MT25QU256 | ABA8E12-0AAT | |||||||
| MT25QU512 | ABB8E12-0AAT | |||||||
| MT25QU01G | BBB8E12-0AAT | |||||||
| MT25QU02G | CBB8E12-0AAT | |||||||
| Macronix(10) | MX25U12835F | XDI-10G | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | Intel ผ่านการทดสอบและสนับสนุน | |
| MX25U25643G | XDI00 | ทราบถึงการทํางาน(13) | ||||||
| MX25U25645G | XDI00 | Intel ผ่านการทดสอบและสนับสนุน | ||||||
| MX25U51245G | XDI00 | |||||||
| MX66U1G45G | XDI00 | |||||||
| MX66U2G45G | XRI00 | |||||||
| ISSI | IS25WP256E | -RHLE | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| IS25WP512M | -RHLE | |||||||
| IS25WP01G | -RHLE(22) | |||||||
| Gigadevice | GD25LB512ME | BFRY(23) | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| GD25LT512ME | ไบรี่(23) | |||||||
| GD55LB01GE | ไบรี่(23) | |||||||
| GD55LT01GE | BFRY(23) | |||||||
| GD55LB02GE | BIR(23) | |||||||
| วินบอนด์ | W25Q512NW | FIA(23) | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| Stratix® 10 | ไมครอน | MT25QU128 | ABA8ESF-0SIT | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | รับรู้การทํางาน(11) |
| MT25QU256 | ABA8E12-1SIT | |||||||
| MT25QU512 | ABB8ESF-0SIT | |||||||
| MT25QU01G | BBB8ESF-0SIT | Intel ผ่านการทดสอบและสนับสนุน | ||||||
| MT25QU02G | CBB8E12-0SIT | รับรู้การทํางาน(11) | ||||||
| Macronix(10) | MX25U12835F | MI-100 | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | รับรู้การทํางาน(11) | |
| MX25U25643G | XDI00 | ทราบถึงการทํางาน(13) | ||||||
| MX25U25645G | XDI00 | |||||||
| MX25U51245G | XDI00 | |||||||
| MX66U51235F | XDI-10G | รับรู้การทํางาน(11) | ||||||
| MX66U1G45G | XDI00 | |||||||
| MX66U2G45G | XRI00 | Intel ผ่านการทดสอบและสนับสนุน | ||||||
| ISSI | IS25WP256E | -RHLE | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| IS25WP512M | -RHLE | |||||||
| IS25WP01G | -RILE(22) | |||||||
| Gigadevice | GD25LB512ME | BFRY(23) | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| GD25LT512ME | ไบรี่(23) | |||||||
| GD55LB01GE | ไบรี่(23) | |||||||
| GD55LT01GE | BFRY(23) | |||||||
| GD55LB02GE | BIR(23) | |||||||
| วินบอนด์ | W25Q512NW | FIA(23) | 3 ไบต์(1) | N/A | หมายเหตุ(14) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| Arria® 10, Cyclone® 10 GX | ไมครอน | MT25QU256 | ABA8E12-1SIT | 4 ไบต์(4) | 10(4) | 10(4) | ไม่มี(6) | รับรู้การทํางาน(11) |
| MT25QU512 | ABB8ESF-0SIT | ทราบถึงการทํางาน(13) | ||||||
| MT25QU512 | ABB8E12-0SIT | ทราบถึงการทํางาน(12) | ||||||
| MT25QL512 | ABA8ESF-0SIT | |||||||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QU01G | BBB8ESF-0SIT | ทราบถึงการทํางาน(13) | ||||||
| MT25QU01G | BBB8E12-0SIT | ทราบถึงการทํางาน(12) | ||||||
| MT25QU01G | BBA8E12-0SIT | |||||||
| MT25QU02G | CBB8E12-0SIT | ทราบถึงการทํางาน(13) | ||||||
| Macronix | MX25U256 | 45GXDI54(3) | 4 ไบต์(5) | 10(5) | 10(5) | มี(6) | รับรู้การทํางาน(11) | |
| MX25U512 | 45GXDI54(3) | |||||||
| MX25U512 | 45GMI00(18) | 3 ไบต์(1) | 8(1) | 6(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | ||
| MX66L512 | 35FMI-10G(19) | |||||||
| MX66U1G | 45GXDI54(3) | 4 ไบต์(5) | 10(5) | 10(5) | มี(6) | รับรู้การทํางาน(11) | ||
| MX66L1G | 45GMI-10G(20) | 3 ไบต์(1) | 8(1) | 6(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | ||
| MX66U2G | 45GXRI54(3) | 4 ไบต์(5) | 10(5) | 10(5) | มี(6) | รับรู้การทํางาน(11) | ||
| Cypress/Infineon | S25FS512 | SDSBHV210 | 3 ไบต์(1)(2) | 8(1) | 6(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | |
| S25FL512(25) | AGMFI011 | |||||||
| S70FL01G(25) | SAGMFI011 | |||||||
| Cyclone® V, Cyclone® V SoC, Arria® V, Arria® V SoC, Stratix® V | ไมครอน | MT25QL128 | ABA8ESF-0SIT | 3 ไบต์(1) | 12(4) | 12(4) | ไม่มี(6) | ทราบถึงการทํางาน(13) |
| MT25QU128 | ABA8ESF-0SIT | 3 ไบต์(1) | 10(1) | 10(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | ||
| MT25QU256 | ABA8ESF-0SIT | |||||||
| MT25QL256 | ABA8ESF-0SIT | 4 ไบต์(4) | 4(4) | 10(4) | ไม่มี(6) | ทราบถึงการทํางาน(13) | ||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QL512 | ABA8ESF-0SIT | 3 ไบต์(1) | 10(1) | 10(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | ||
| MT25QL01G | BBB8ESF-0SIT | 4 ไบต์(4) | 4(4) | 10(4) | ไม่มี(6) | ทราบถึงการทํางาน(13) | ||
| MT25QL02G | CBB8E12-0SIT | รับรู้การทํางาน(11) | ||||||
| Macronix | MX25L128 | 33FMI-10G(15) | 3 ไบต์(1)(2) | 8(1) | 6(1) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| MX25L256 | 45GMI-08G(16) | |||||||
| MX25L256 | 35FMI-10G(16) | ทราบถึงการทํางาน(12) | ||||||
| MX25L512 | 45GMI-08G(15) | ทราบถึงการทํางาน(13) | ||||||
| MX66L512 | 35FMI-10G(15) | ทราบถึงการทํางาน(12) | ||||||
| MX25U512 | 45GMI00(16) | |||||||
| MX25U512 | 45GXDI00(16) | |||||||
| MX66L1G | 45GMI-10G(16) | |||||||
| MX66U2G | 45GXR100(15) | |||||||
| Cypress/Infineon | S25FL128(25) | SAGMFI000 | 3 ไบต์(1)(2) | 8(1) | 6(1) | ไม่มี(6) | ทราบถึงการทํางาน(13) | |
| S25FL256(25) | SAGMFI000 | |||||||
| S25FL512(25) | SAGMFI010 | |||||||
| S25FL512(25) | SAGMFIG11 | ทราบถึงการทํางาน(12) | ||||||
| S70FL01G(25) | SAGMFI011(17) | |||||||
| Gigadevice | GD25Q127 | CFIG(15) | 3 ไบต์(1)(2) | 8(1) | 4(1) | ไม่มี(6) | ทราบถึงการทํางาน(12) | |
| GD25Q256 | DFIG(15) | |||||||
| Cyclone® 10 LP | ไมครอน | MT25QL128 | ABA8ESF-0SIT | 3 ไบต์(1)(2) | 8(1) | N/A | ไม่มี(6) | รับรู้การทํางาน(11) |
| MT25QL256 | ABA8ESF-0SIT | |||||||
| MT25QL512 | ABB8ESF-0SIT | |||||||
| MT25QL01G | BBB8ESF-0SIT | |||||||
| MT25QL02G | CBB8E12-0SIT | |||||||
| Macronix | MX25L128 | 33FMI-10G | 3 ไบต์(1)(2) | 8(1) | N/A | ไม่มี(6) | รับรู้การทํางาน(11) | |
| MX25L256 | 45GMI-08G | |||||||
| MX25L512 | 45GMI-08G | |||||||
| Cypress/Infineon | S25FL128(25) | SAGMFI000 | 3 ไบต์(1)(2) | 8(1) | N/A | ไม่มี(6) | รับรู้การทํางาน(11) | |
| S25FL256(25) | SAGMFI000 | |||||||
| S25FL512(25) | SAGMFI0I0 | |||||||
ตารางที่ 3 แสดงเกณฑ์ของอุปกรณ์กําหนดค่าของบริษัทอื่นที่รองรับโดย Intel Quartus Converting File Tools/Programming File Generator และ Quartus Programmer เวอร์ชัน 21.3 Pro Edition และ 20.1 Standard Edition เป็นต้นไป Intel ทดสอบและสนับสนุน: อุปกรณ์เหล่านี้ได้รับการทดสอบการถดถอยกับเครื่องมือ Intel FPGA และการใช้งานของพวกเขาได้รับการสนับสนุนอย่างเต็มที่โดย Intel FPGA ฝ่ายสนับสนุนทางเทคนิค เป็นที่ทราบกันดีว่า: อุปกรณ์เหล่านี้ได้รับการสนับสนุนโดย Intel Quartus Converting File Tools หรือเครื่องมือตัวสร้างไฟล์การเขียนโปรแกรม และ Quartus Programmer เวอร์ชัน 21.3 Pro Edition หรือ 20.1 Standard Edition หรือเวอร์ชันที่ใหม่กว่า สําหรับอุปกรณ์ที่ไม่ได้ระบุไว้อย่างชัดแจ้งในรายการอุปกรณ์กําหนดค่าใน เครื่องมือตัวสร้างไฟล์การเขียนโปรแกรม คุณสามารถกําหนดอุปกรณ์แบบกําหนดเองโดยใช้ตัวเลือกเมนูที่มีอยู่ |
||||||||
หมาย เหตุ:
- การใช้การตั้งค่าเริ่มต้นของอุปกรณ์กําหนดค่า
- เมื่อทําการอัปเกรดระบบระยะไกล ต้องตั้งค่าที่อยู่เริ่มต้นของรูปภาพภายใน 128 Mb แรก
- อุปกรณ์ Arria® 10 และ Cyclone® 10 GX รองรับเฉพาะอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54 MX25U51245GXDI54 MX66U1G45GXDI54 MX66U2G45GXRI54
- Intel Quartus Programmer ตั้งค่ารีจิสเตอร์การกําหนดค่าแบบถาวรระหว่างการเขียนโปรแกรม ผู้ใช้จําเป็นต้องตั้งค่ารีจิสเตอร์ด้วยตนเองหากใช้โปรแกรมเมอร์ของบริษัทอื่น
- อุปกรณ์การกําหนดค่าเป็นอุปกรณ์ถาวรสําหรับค่านี้ ผู้ใช้ไม่มีตัวเลือกในการเปลี่ยนการตั้งค่านี้
- คําสั่ง Intel Quartus Programmer เพื่อเปิดใช้งานโหมด Quad
- อุปกรณ์กําหนดค่าเหล่านี้ไม่ได้รับการสนับสนุนโดยคอร์ Intel FPGA IP ASMI Parallel I แบบเดิมและคอร์ Intel FPGA IP ASMI Parallel II สําหรับการออกแบบใหม่ โปรดดูที่คอร์ Intel FPGA IP อินเทอร์เฟซ Serial Flash ทั่วไป
- AS x 1 - การกําหนดค่าซีเรียลแบบ Active รองรับความกว้างข้อมูล 1 บิต
- AS x 4 - แบบแผนการกําหนดค่าซีเรียลแบบ Active รองรับความกว้างข้อมูล 4 บิต
- อุปกรณ์ Stratix® 10 และ Agilex® 7 ไม่รองรับอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54 MX25U51245GXDI54 MX66U1G45GXDI54 และ MX66U2G45GXRI54
- ทดสอบด้วยการปรับตั้งค่า FPGA
- ทดสอบด้วย HPS
- ทดสอบด้วยการกําหนดค่า FPGA และ HPS
- FPGA boot ROM ดําเนินการอ่านปกติเพื่อโหลดเฟิร์มแวร์ที่ส่วนเริ่มต้นของสตรีมบิตหลังจากโหลดเฟิร์มแวร์แล้ว จะอ่านตาราง Serial Flash Discovery Parameter (SFDP) ที่กําหนดโดยผู้จําหน่ายแฟลชเพื่อระบุจํานวนรอบสัญญาณนาฬิกาหุ่นสําหรับการดําเนินการ Quad I/O FAST READ เพื่อโหลดส่วนที่เหลือของสตรีมบิต
- จําเป็นต้องมีการอัปเดต U-Boot U-Boot ที่ใช้สําหรับกะพริบ
- จําเป็นต้องมีการอัปเดต U-Boot
- ตัวเลือก 2 ชิป HPS Flash Programmer และ BootROM ใช้ CS0 เท่านั้น
- ต้องมีการปรับเปลี่ยน U-Boot
- ตั้งโปรแกรมด้วย U-Boot
- ตั้งโปรแกรมด้วย U-Boot ที่ดัดแปลง
- S70FS01G ไม่สามารถใช้ได้กับอุปกรณ์ Arria® 10 และ Cyclone® 10 GX
- คุณต้องกําหนด New Flash Memory Configuration Device ตามแม่แบบโฟลว์การเขียนโปรแกรม: Device ID=0x9d 0x70 0x1b, ความหนาแน่นของอุปกรณ์=1024Mb, Total Device Die=1, แม่แบบการไหลของการเขียนโปรแกรม=Macronix โปรดดูเพิ่มอุปกรณ์แฟลชที่กําหนดเองในคู่มือผู้ใช้โปรแกรมเมอร์แฟลชทั่วไป: Intel Quartus Prime Pro Edition
- คุณต้องกําหนดเทมเพลตโฟลว์การกําหนดค่าหน่วยความจําแฟลชใหม่ตามเทมเพลตโฟลว์การเขียนโปรแกรม: Id อุปกรณ์=0x00 0x00 0x00, ความหนาแน่นของอุปกรณ์=512Mb/1024Mb/2048Mb, Total Device die=1, แม่แบบการไหลของการเขียนโปรแกรม=Macronix โปรดดูเพิ่มอุปกรณ์แฟลชที่กําหนดเองในคู่มือผู้ใช้โปรแกรมเมอร์แฟลชทั่วไป: Intel Quartus Prime Pro Edition
- คุณต้องกําหนดใหม่ Flash Memory Configuration Device ตามแม่แบบการไหลของการเขียนโปรแกรม: จําเป็นต้องเพิ่มชิ้นส่วนไปยังโปรแกรมเมอร์: Device ID=0x9d 0x70 0x1b, ความหนาแน่นของอุปกรณ์=1024Mb, total device die=1, programming flow template=Issi โปรดดูเพิ่มอุปกรณ์แฟลชที่กําหนดเองในคู่มือผู้ใช้โปรแกรมเมอร์แฟลชทั่วไป: Intel Quartus Prime Pro Edition
- ซอฟต์แวร์ Quartus Prime ไม่รองรับคุณสมบัติแฟลช 'สลับ CS# โดยไม่มี CLK และข้อมูลถือว่าไม่ถูกต้อง' ซึ่งมีผลต่ออุปกรณ์กําหนดค่าบางอย่างในตระกูล S25FL-S และ S70FL01GS
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
อุปกรณ์ Agilex™ 7
- ตัวอย่างการออกแบบ Agilex™ 7 Mailbox Client Intel FPGA IP Core (QSPI flash Access และการอัปเดตระบบระยะไกล)
- การอ่านรหัสชิปโดยใช้ AVST Mailbox IP ใน Agilex™ 7
- การออกแบบตัวอย่าง Agilex™ 7 P-tile CvP สําหรับโหมดการเริ่มต้น
อุปกรณ์ Stratix® 10
- ตัวอย่างการออกแบบ Stratix® 10 Mailbox Client Intel FPGA IP Core (QSPI flash Access และการอัปเดตระบบระยะไกล)
- ตัวอย่างการออกแบบการเริ่มต้น Stratix® 10 CvP
- ตัวอย่างการออกแบบ Stratix® 10 H-Tile CvP
- Stratix®การออกแบบตัวอย่าง CvP H-tile 10 สําหรับโหมดการเริ่มต้น
- Stratix®การออกแบบตัวอย่าง CvP H-tile 10 H-tile สําหรับโหมดอัปเดต
- ตัวอย่างการออกแบบ Serial Flash Mailbox Client Intel FPGA IP Core Stratix® 10 Serial Flash
อุปกรณ์ Arria® 10
- การออกแบบตัวอย่าง CvP สําหรับชุดเครื่องมือพัฒนา FPGA Arria® 10 GX (FPGA Wiki)
- Arria® 10 Remote System Update (RSU) พร้อมอินเทอร์เฟซ Avalon-MM (FPGA Wiki)
- Board Update Portal ที่ใช้การออกแบบอ้างอิงหน่วยความจําแฟลช EPCQ
- โปรแกรมเมอร์แฟลชที่ปรับแต่งได้สําหรับ Arria® 10
อุปกรณ์ Cyclone® 10 GX
อุปกรณ์ Cyclone® 10 LP
ตารางที่ 5 - หลักสูตรการฝึกอบรมและวิดีโอ
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
| ข้อมูลเบื้องต้นเกี่ยวกับการกําหนดค่า Intel FPGAs | เรียนรู้รูปแบบการกําหนดค่า โซลูชัน คุณสมบัติ และเครื่องมือที่มีให้สําหรับการกําหนดค่า Intel FPGAs และอุปกรณ์กําหนดค่าการเขียนโปรแกรม |
เรียนรู้ความแตกต่างระหว่างโครงร่างการกําหนดค่าทั้งหมดที่สามารถใช้กําหนดค่า FPGAs Intel |
|
เรียนรู้คุณสมบัติการกําหนดค่าที่ไม่เหมือนใครที่มีอยู่ในอุปกรณ์ Stratix® 10 |
|
เรียนรู้วิธีการตั้งค่าและดําเนินการ RSU ในอุปกรณ์ MAX® 10 |
|
เรียนรู้โฟลว์และเครื่องมือที่มีให้สําหรับการปรับแต่งและสร้างซอฟต์แวร์บูทขั้นที่สองอย่างรวดเร็ว |
|
เรียนรู้วิธีสร้างและเขียนโปรแกรม Arria® 10 SoC FPGAs ด้วยภาพการบูตขั้นที่สองและ/หรือที่เข้ารหัส |
|
การบรรเทาอารมณ์เสียในเหตุการณ์เดียวในอุปกรณ์ Arria® 10 และ Cyclone® 10 GX |
เรียนรู้คุณสมบัติของตระกูลอุปกรณ์ Arria® 10 และ Cyclone® 10 GX ที่สามารถใช้ในการออกแบบโซลูชันการบรรเทา SEU ของคุณเอง |
เรียนรู้วิธีปรับปรุงโซลูชันการประมวลผลความไวของคุณโดยเสริมเทคนิคการบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU) พร้อมคุณสมบัติที่เรียกว่าการแท็กลําดับชั้น |
|
เรียนรู้เกี่ยวกับคอร์ IP การฉีดข้อผิดพลาดและซอฟต์แวร์ดีบักเกอร์การฉีดผิดเพื่อลดอัตราความล้มเหลวในเวลา (FIT) |
|
เรียนรู้วิธีใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP Core เพื่อเขียนโปรแกรมอุปกรณ์แฟลชประเภทอินเทอร์เฟซต่อพ่วงซีเรียล (SPI) |
|
เรียนรู้เกี่ยวกับระบบย่อยฮาร์ดโปรเซสเซอร์ (HPS) ที่พบบน Cyclone® V, Arria® V และ Arria® 10 SoC การฝึกอบรมออนไลน์ประกอบด้วยข้อมูลเกี่ยวกับคอนโทรลเลอร์อุปกรณ์จัดเก็บข้อมูลแบบถาวรและโปรโตคอลอินเทอร์เฟซต่างๆ |
|
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: บทนําและงานมอบหมายโครงการ |
การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 1 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะแนะนําให้คุณรู้จักกับคุณลักษณะ PR และขั้นตอนการออกแบบทั่วไปสําหรับการออกแบบ PR คุณจะได้เรียนรู้เกี่ยวกับพาร์ติชั่นการออกแบบและการกําหนดพื้นที่ Logic Lock ซึ่งจําเป็นต้องมีงานมอบหมายสําหรับการปรับใช้การออกแบบ PR และคําแนะนําเกี่ยวกับวิธีการวางแผนการออกแบบสําหรับ PR |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: แนวทางการออกแบบและข้อกําหนดของโฮสต์ |
การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 2 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึงแนวทางสําหรับการสร้างการออกแบบ PR รวมถึงการสร้างซูเปอร์เซ็ตพอร์ตและตรรกะที่ตรึงไว้ นอกจากนี้ยังอธิบายถึงข้อกําหนดสําหรับโฮสต์ PR ลอจิกที่เพิ่มไปยังพื้นที่คงที่ของการออกแบบหรืออุปกรณ์ภายนอกเพื่อควบคุมการทํางานของ PR |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: PR Host IP และการปรับใช้ |
การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 3 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึง PR IP ทั้งหมดที่รวมอยู่ในซอฟต์แวร์ Intel Quartus Prime รวมถึง PR Controller IP, Region Controller IP และ Freeze Bridge IP คุณจะได้เห็นวิธีการใช้ IP เหล่านี้เพื่อปรับใช้การออกแบบโฮสต์ภายในหรือภายนอก |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: ไฟล์เอาต์พุตและการสาธิต |
การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 4 จาก 4 ส่วนสุดท้ายของการฝึกอบรมนี้จะกล่าวถึงขั้นตอนการออกแบบทั้งหมดสําหรับโครงการ PR นอกจากนี้ยังดูที่เอาต์พุตไฟล์จากโฟลว์ และรวมถึงการสาธิตการออกแบบ PR ที่สมบูรณ์และใช้งานได้โดยใช้ชุดพัฒนา Arria® 10 GX |
ตารางที่ 6 - วิดีโอเพิ่มเติม
ชื่อวิดีโอ |
คำ อธิบาย |
|---|---|
การนําการออกแบบการกําหนดค่าใหม่บางส่วนไปใช้ใน Qsys สําหรับ FPGAs Intel |
ชมวิดีโอนี้เพื่อเรียนรู้วิธีปรับใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ FPGAs Intel |
การอัพเกรดระบบระยะไกลและอัปเดตข้อมูล EPCQ ผ่านคอนโซลระบบบน Cyclone 10 LP FPGA |
ชมวิดีโอนี้เพื่อเรียนรู้วิธีดําเนินการคุณสมบัติการอัปเกรดระบบระยะไกลบน Cyclone® 10 LP FPGA |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีกําหนดค่าอุปกรณ์ Arria® 10 ของคุณโดยใช้โปรโตคอล PCIe |
|
วิธีปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว 1 |
ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์ |
วิธีการปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว Part2 |
ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์ |
ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับรูปแบบการกําหนดค่าอื่นๆ นอกเหนือจากการกําหนดค่า JTAG ปกติ นอกจากนี้ วิดีโอนี้ครอบคลุมคอร์ IP Serial Flash Loader (SFL) |
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้