ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์

ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์มีเอกสารและการฝึกอบรมให้เลือกการออกแบบ และปรับใช้คุณสมบัติการปรับตั้งค่า

ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์มีแหล่งข้อมูลสําหรับอุปกรณ์ Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 และ Cyclone® 10

คุณจะพบข้อมูลเกี่ยวกับวิธีการเลือก ออกแบบ และปรับใช้รูปแบบการกําหนดค่าและคุณสมบัติ นอกจากนี้ยังมีคําแนะนําเกี่ยวกับวิธีการนําระบบของคุณมาใช้และดีบักลิงก์การกําหนดค่า หน้านี้ได้รับการจัดระเบียบเป็นหมวดหมู่ที่สอดคล้องกับขั้นตอนการออกแบบระบบการกําหนดค่าตั้งแต่ต้นจนเสร็จสิ้น

รับการสนับสนุนเพิ่มเติมสําหรับ สถาปัตยกรรมระบบ Agilex™ 7 และ สถาปัตยกรรมระบบ Agilex™ 5 การเดินทางแบบทีละขั้นตอนสําหรับโฟลว์การพัฒนามาตรฐานการท่องทรัพยากรและเอกสารที่สําคัญ

สําหรับอุปกรณ์อื่นๆ ให้ค้นหาคอลเล็คชั่นการสนับสนุนอุปกรณ์และผลิตภัณฑ์

1. รายละเอียดการกําหนดค่าเฉพาะอุปกรณ์

ตารางที่ 1 - ภาพรวมแผนการกําหนดค่าและคุณสมบัติ

คุณสมบัติการกําหนดค่า					รูปแบบการกําหนดค่าตระกูล				อุปกรณ์
	แผนการ	ความกว้างข้อมูล	อัตรานาฬิกาสูงสุด	อัตราข้อมูลสูงสุด	การรักษาความปลอดภัยการออกแบบ	การกําหนดค่าใหม่บางส่วน (2)	การอัปเดตระบบจากระยะไกล	การอารมณ์เสียในเหตุการณ์เดียว	การกําหนดค่าผ่านโปรโตคอล
Agilex™ 7	สตรีมมิ่ง Avalon®	32 บิต	125 MHz	4000 Mbps	√	√	คอร์ IP Parallel Flash Loader II	√	N/A
		16 บิต	125 MHz	2000 Mbps	√	√
		8 บิต	125 MHz	1000 Mbps	√	√
	อนุกรมที่ใช้งานอยู่ (AS)	4 บิต	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 บิต	30 MHz	30 Mbps	√	√	N/A	√	N/A
Agilex™ 5	สตรีมมิ่ง Avalon®	16 บิต	125 MHz	2000 Mbps	√	√	คอร์ IP Parallel Flash Loader II	√	N/A
	สตรีมมิ่ง Avalon®	8 บิต	125 MHz	1000 Mbps	√	√	คอร์ IP Parallel Flash Loader II	√	N/A
	อนุกรมที่ใช้งานอยู่ (AS)	4 บิต	166⁽¹⁾ MHz	664 Mbps	√	√	√	√	√
	JTAG	1 บิต	30 MHz	30 Mbps	√	√	N/A	√	N/A
Stratix® 10	Avalon®-ST	32 บิต	125 MHz	4000 Mbps	√	√	คอร์ IP Parallel Flash Loader II	√	N/A
		16 บิต	125 MHz	2000 Mbps	√	√
		8 บิต	125 MHz	1000 Mbps	√	√
	อนุกรมที่ใช้งานอยู่ (AS)	4 บิต	125⁽¹⁾MHz	500 Mbps	√	√	√	√	√
	JTAG	1 บิต	30 MHz	30 Mbps	√	√	N/A	√	N/A
Arria® 10	การกําหนดค่าผ่าน HPS	32 บิต	100 MHz	3200 Mbps	√	√	ผ่านทาง HPS	√	N/A
	การกําหนดค่าผ่าน HPS	16 บิต	100 MHz	1600 Mbps	√	√	ผ่านทาง HPS	√	N/A
	Fast Passive Parallel (FPP)	32 บิต	100 MHz	3200 Mbps	√	√	คอร์ IP Parallel Flash Loader	√	N/A
		16 บิต	100 MHz	1600 Mbps	√
		8 บิต	100 MHz	800 Mbps	√
	อนุกรมที่ใช้งานอยู่ (AS)	4 บิต	100 MHz	400 Mbps	√	√⁽³⁾	√	√	√
	อนุกรมที่ใช้งานอยู่ (AS)	1 บิต	100 MHz	100 Mbps	√	√⁽³⁾	√	√	√
	อนุกรม Passive (PS)	1 บิต	100 MHz	100 Mbps	√	√⁽³⁾	คอร์ IP Parallel Flash Loader	√	N/A
	JTAG	1 บิต	33 MHz	33 Mbps		√⁽³⁾	N/A	√	N/A
Cyclone® 10 GX	Fast Passive Parallel (FPP)	32 บิต	100 MHz	3200 Mbps	√	√	คอร์ IP Parallel Flash Loader	√	N/A
		16 บิต	100 MHz	1600 Mbps	√
		8 บิต	100 MHz	800 Mbps	√
	อนุกรมที่ใช้งานอยู่ (AS)	4 บิต	100 MHz	400 Mbps	√	√⁽³⁾	√	√	√
	อนุกรมที่ใช้งานอยู่ (AS)	1 บิต	100 MHz	100 Mbps	√	√⁽³⁾	√	√	√
	อนุกรม Passive (PS)	1 บิต	100 MHz	100 Mbps	√	√⁽³⁾	คอร์ IP Parallel Flash Loader	√	N/A
	JTAG	1 บิต	33 MHz	33 Mbps	N/A	√⁽³⁾	N/A	√	N/A
Cyclone® 10 LP	Fast Passive Parallel (FPP)	8 บิต	66⁽⁴⁾/100⁽⁶⁾ MHz	528⁽⁴⁾/800⁽⁶⁾ Mbps	N/A	N/A	คอร์ IP Parallel Flash Loader	√	N/A
	อนุกรม Passive (PS)	1 บิต	66⁽⁴⁾/133⁽⁵⁾ MHz	66⁽⁴⁾/133⁽⁵⁾ Mbps	N/A	N/A	คอร์ IP Parallel Flash Loader	√	N/A
	อนุกรมที่ใช้งานอยู่ (AS)	1 บิต	40 MHz	40 Mbps	N/A	N/A	√	√	N/A
	JTAG	1 บิต	25 MHz	25 Mbps	N/A	N/A	N/A	√	N/A
หมาย เหตุ: อัตรานาฬิกาสูงสุดเมื่อใช้ OSC_CLK_1 เป็นแหล่งค่านาฬิกา อัตราสัญญาณนาฬิกาสูงสุดจะลดลงหากคุณใช้ออสซิลเลเตอร์ภายในเป็นแหล่งสัญญาณนาฬิกาการกําหนดค่า ระหว่างการทํางานของ SmartVID หรือเมื่ออุปกรณ์อยู่ในโหมดผู้ใช้ คุณสามารถดําเนินการกําหนดค่าใหม่บางส่วนได้หลังจากอุปกรณ์ได้รับการกําหนดค่าทั้งหมด สําหรับข้อมูลเพิ่มเติม โปรดดูคู่มือผู้ใช้การกําหนดค่าใหม่บางส่วน การกําหนดค่าบางส่วนสามารถทําได้เมื่อได้รับการกําหนดค่าเป็นโฮสต์ภายในเท่านั้น แรงดันไฟฟ้าของแหล่งจ่ายสําหรับลอจิกภายใน, VCCINT = 1.0 V แรงดันไฟฟ้าของแหล่งจ่ายสําหรับลอจิกภายใน, VCCINT = 1.2 V แรงดันไฟฟ้าของแหล่งจ่ายสําหรับลอจิกภายใน VCCINT = 1.2 V. Cyclone อุปกรณ์แรงดันไฟฟ้าคอร์ 10 LP 1.2 V รองรับ 133 MHz DCLK fMAX สําหรับ 10CL006, 10CL010, 10CL016, 10CL025 และ 10CL040 เท่านั้น

ดูทั้งหมด แสดงน้อยลง

2.รูปแบบการกําหนดค่าและ ip

คู่มือผู้ใช้เกี่ยวกับการกําหนดค่า

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การกําหนดค่า Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix 10®

คู่มือผู้ใช้การกําหนดค่า Stratix® 10

การกําหนดค่าผ่าน HPS

กําหนดค่าส่วน FPGA ของอุปกรณ์ SoC โดยใช้ Hard Processor System (HPS)

อุปกรณ์ Agilex™ 7

คู่มืออ้างอิงทางเทคนิคของระบบโปรเซสเซอร์ Hard Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มืออ้างอิงทางเทคนิคของระบบโปรเซสเซอร์ Hard: Agilex™ 5 SoC

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

Fast Passive Parallel

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

คู่มือผู้ใช้คอร์ IP FPGA Parallel Flash Loader

แบบอนุกรมที่ใช้งานอยู่

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การกําหนดค่า Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้การกําหนดค่า Stratix® 10

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

อนุกรม Passive

อุปกรณ์ Arria® 10 GX

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

คู่มือผู้ใช้คอร์ IP FPGA Parallel Flash Loader

JTAG

อุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

3.คุณสมบัติการกําหนดค่าขั้นสูง

ความปลอดภัยของอุปกรณ์

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การรักษาความปลอดภัยอุปกรณ์ Agilex™ 7

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้การรักษาความปลอดภัยอุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

แหล่งชอปเพิ่มเติม:

AN 556: การใช้ฟีเจอร์ด้านความปลอดภัยในการออกแบบใน FPGAs

การกําหนดค่าใหม่บางส่วน

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน

แหล่งชอปเพิ่มเติม:

การอัปเกรดระบบระยะไกล

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การกําหนดค่า Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

คู่มือผู้ใช้ Remote Update FPGA IP Core

การบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU)

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การบรรเทาผลกระทบ Agilex™ 7 SEU

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การบรรเทา SEU: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้การบรรเทา SEU Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

แหล่งชอปเพิ่มเติม:

การกําหนดค่าผ่านทางโปรโตคอล (CvP)

หน้าการรองรับการกําหนดค่าผ่านทางโปรโตคอล

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การปรับใช้ Agilex™ 7 Device Configuration via Protocol (CvP)

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การปรับใช้การกําหนดค่าผ่านทางโปรโตคอล (CvP): FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้การปรับใช้ Stratix® 10 Configuration via Protocol (CvP)

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

IP การเข้าถึงแฟลช

อุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้ Mailbox Client FPGA IP Core

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

อุปกรณ์ Cyclone® 10 LP

IP รหัสชิป

อุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้ Mailbox Client FPGA IP Core

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้ Chip ID FPGA IP Core

อุปกรณ์ Arria® 10

คู่มือผู้ใช้ Chip ID FPGA IP Core

อุปกรณ์ Cyclone® 10 GX

คู่มือผู้ใช้ Chip ID FPGA IP Core

4.quartus® prime ซอฟต์แวร์ขั้นตอนการออกแบบ

ตารางที่ 2 - การตั้งค่าการกําหนดค่าอุปกรณ์และขั้นตอนการสร้างไฟล์การเขียนโปรแกรม

คําอธิบาย	หัวข้อ
การตั้งค่าทั่วไป	หน้าทั่วไปของกล่องโต้ตอบ ตัวเลือกอุปกรณ์และพิน ในซอฟต์แวร์ Quartus Prime ระบุตัวเลือกของอุปกรณ์ ตัวเลือกเหล่านี้เป็นอิสระจากโครงร่างการตั้งค่าคอนฟิก
การตั้งค่า	หน้าการกําหนดค่าของกล่องโต้ตอบ ตัวเลือกอุปกรณ์และพิน ในซอฟต์แวร์ Quartus Prime ระบุรูปแบบการกําหนดค่าอุปกรณ์ การตั้งค่าอุปกรณ์กําหนดค่า และการตั้งค่าพินการกําหนดค่า
การตั้งค่าไฟล์การเขียนโปรแกรม	หน้าไฟล์การเขียนโปรแกรมของกล่องโต้ตอบ ตัวเลือกอุปกรณ์และพิน ในซอฟต์แวร์ Quartus Prime เลือกรูปแบบไฟล์การเขียนโปรแกรมที่จะสร้าง การเลือกไฟล์การเขียนโปรแกรมในหน้านี้เป็นตัวเลือกแนะนําให้ผู้ใช้ใช้ตัวสร้างไฟล์การเขียนโปรแกรมหรือตัวสร้างไฟล์การเขียนโปรแกรมเพื่อแปลง/สร้างชนิดของไฟล์การเขียนโปรแกรมสําหรับใช้รูปแบบการกําหนดค่าที่เลือก
การตั้งค่าคุณสมบัติขั้นสูงอื่นๆ ที่เป็นตัวเลือกอื่นๆ	ข้อผิดพลาดในการตรวจจับ CRC, การตั้งค่า CvP และหน้าการกําหนดค่าใหม่บางส่วนของกล่องโต้ตอบตัวเลือกอุปกรณ์และพินในซอฟต์แวร์ Quartus Prime หน้า CRC การตรวจจับข้อผิดพลาด - ระบุว่าจะใช้การตรวจจับข้อผิดพลาดหรือไม่และอัตราที่การตรวจสอบ หน้าการตั้งค่า CvP - ระบุประเภทของการตั้งค่า CvP หน้าการกําหนดค่าใหม่บางส่วน - ระบุการตั้งค่าการกําหนดค่าใหม่บางส่วน
สร้างไฟล์การกําหนดค่าและการเขียนโปรแกรม	เมื่อการคอมไพล์การออกแบบเสร็จสิ้นแล้ว แปลงไฟล์การตั้งโปรแกรม หรือ ตัวสร้างไฟล์การเขียนโปรแกรม คือเครื่องมือในซอฟต์แวร์ Quartus Prime เพื่อแปลง/สร้างประเภทไฟล์เขียนโปรแกรมสําหรับรูปแบบการกําหนดค่าหรือคุณสมบัติการกําหนดค่าที่เลือก

ดูทั้งหมด แสดงน้อยลง

ฉันจะค้นหาข้อมูลเกี่ยวกับการตั้งค่าอุปกรณ์และการกําหนดค่าการสร้างไฟล์การเขียนโปรแกรมได้ที่ไหน

อุปกรณ์ Agilex™ 7

คู่มือผู้ใช้การกําหนดค่า Agilex™ 7

อุปกรณ์ Agilex™ 5

คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

คู่มือผู้ใช้การกําหนดค่า Stratix® 10

อุปกรณ์ Arria® 10

คู่มือ Arria® 10 Core Fabric และ I/O อเนกประสงค์

อุปกรณ์ Cyclone® 10 GX

คู่มือ Cyclone® 10 GX Core Fabric และวัตถุประสงค์ทั่วไปของ I/O

อุปกรณ์ Cyclone® 10 LP

คู่มือ Cyclone® 10 LP Core Fabric และ I/O อเนกประสงค์

5.การออกแบบบอร์ด

ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการออกแบบการกําหนดค่าอุปกรณ์ได้ที่ไหน

อุปกรณ์ Agilex™ 7

AN 886: แนวทางการออกแบบอุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

อุปกรณ์ Stratix® 10

แนวทางการออกแบบอุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

แนวทางการออกแบบอุปกรณ์ Cyclone® 10 GX

ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการเชื่อมต่อสําหรับพินการกําหนดค่าได้ที่ไหน

อุปกรณ์ Agilex™ 7

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

แนวทางการเชื่อมต่อพิน: FPGAs และ SoC Agilex™ 5

อุปกรณ์ Stratix® 10

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

แนวทางการเชื่อมต่อพินตระกูล Arria® 10 GX, GT และ SX

อุปกรณ์ Cyclone® 10 GX

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Cyclone® 10 GX

อุปกรณ์ Cyclone® 10 LP

แนวทางการเชื่อมต่อพินตระกูลอุปกรณ์ Cyclone® 10 LP

ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลจําเพาะการกําหนดค่าได้ที่ไหน

ข้อมูลจําเพาะการกําหนดค่าในเอกสารข้อมูลอุปกรณ์จะระบุข้อมูลจําเพาะต่อไปนี้:

ข้อมูลจําเพาะการกําหนดเวลาสําหรับพินควบคุมการกําหนดค่า
ข้อมูลจําเพาะเกี่ยวกับเวลา/ประสิทธิภาพสําหรับรูปแบบการกําหนดค่าที่รองรับแต่ละแบบ
ขนาดสตรีมบิตการกําหนดค่า

อุปกรณ์ Agilex™ 7

เอกสารข้อมูลอุปกรณ์ Agilex™ 7

อุปกรณ์ Agilex™ 5

เอกสารข้อมูลอุปกรณ์ Agilex™ 5 FPGAs และ SoC

อุปกรณ์ Stratix® 10

ตารางข้อมูลอุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

อุปกรณ์ Cyclone® 10 LP

6. ดีบัก

เครื่องมือดีบักเกอร์การกําหนดค่าจะช่วยคุณดีบักปัญหาการเขียนโปรแกรมและการกําหนดค่า เครื่องมือนี้รองรับใน Quartus® Prime Pro Edition Programmer เวอร์ชัน 21.3 เป็นต้นไป

AN 955: เครื่องมือดีบักเกอร์การกําหนดค่าของโปรแกรมเมอร์

เครื่องมือแก้ไขปัญหาการกําหนดค่า FPGA

เครื่องมือแก้ไขจุดบกพร่องของระบบ FPGA Agilex™ 7 และ Stratix® 10 โดยใช้ JTAG

AN 936: ดําเนินการคําสั่ง SDM ผ่านอินเทอร์เฟซ JTAG

ชุดเครื่องมือดีบัก Stratix® 10 FPGA SDM ช่วยให้คุณแก้ปัญหาการกําหนดค่าของคุณได้

ซึ่งมีอยู่ในซอฟต์แวร์ Quartus Prime Pro Edition v18.1 และเป็นต้นไป

กําลังค้นหาเครื่องมือในการดีบักการกําหนดค่าล้มเหลว / การรักษาความปลอดภัยการออกแบบ / การตรวจจับข้อผิดพลาดแบบ Cyclic Redundancy Check (CRC) บนอุปกรณ์ Arria® 10?

หากต้องการรับเครื่องมือวินิจฉัยการกําหนดค่านี้ โปรดติดต่อตัวแทนฝ่ายขาย Altera ของคุณ

คุณสามารถใช้ตัวแก้ไขปัญหาหรือการวิเคราะห์โครงสร้างข้อผิดพลาดนี้เพื่อระบุสาเหตุการกําหนดค่าที่อาจล้มเหลวได้

โซลูชันฐานความรู้

ไปที่ Knowledge Base ให้ป้อนคําสําคัญของปัญหาที่คุณพบเพื่อหาโซลูชัน

อุปกรณ์การตั้งค่า

ตารางที่ 3 - อุปกรณ์กําหนดค่า FPGA

กับของอุปกรณ์กําหนดค่า FPGA

ความเข้ากันได้	ตระกูลผลิตภัณฑ์		แพ็คเกจความจุ	แพ็คเกจความจุ
EPCQ-A†	4 Mb - 32 Mb	SOIC 8 พิน	3.3 V	สามารถใช้งานร่วมกับ Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP และอุปกรณ์ตระกูล FPGA รุ่นก่อนหน้า
EPCQ-A†	64 Mb - 128 Mb	SOIC 16 พิน	3.3 V	สามารถใช้งานร่วมกับ Stratix® V, Arria® V, Cyclone® V, Cyclone® 10 LP และอุปกรณ์ตระกูล FPGA รุ่นก่อนหน้า
หมายเหตุ: † ตระกูล EPCQ-A ได้รับการสนับสนุนจากซอฟต์แวร์ Quartus® Prime Standard Edition v17.1 เป็นต้นไป สําหรับการสนับสนุนตระกูลผลิตภัณฑ์สําหรับตระกูลดั้งเดิมที่ไม่รวมอยู่ในเวอร์ชัน 17.1 ให้ยื่นคําขอบริการ ดู เพิ่มเติม อุปกรณ์การกําหนดค่า

ดูทั้งหมด แสดงน้อยลง

ตารางที่ 4 - อุปกรณ์กําหนดค่าของบุคคลที่สามที่รองรับ

FPGA	หมายเลขชิ้นส่วน		ผู้จัดจําหน่าย	ไบต์ที่จัดการกับ	การตั้งค่านาฬิกา Dummy		Flash แบบถาวรที่เปิดใช้งาน Quad หรือไม่	หมวดหมู่ที่รองรับ
		อุปสรรค	ปัจจัย		ASx1	ASx4
Agilex™ 7	ไมครอน	MT25QU128	ABA8E12-0AAT	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	Altera ทดสอบและรองรับ
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	Macronix⁽¹⁰⁾	MX25U12835F	XDI-10G	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	Altera ทดสอบและรองรับ
		MX25U25643G	XDI00					ทราบถึงการทํางาน⁽¹³⁾
		MX25U25645G	XDI00					Altera ทดสอบและรองรับ
		MX25U51245G	XDI00
		MX66U1G45G	XDI00
		MX66U2G45G	XRI00
	ISSI	IS25WP256E	-RHLE	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RHLE⁽²²⁾
	Gigadevice	GD25LB512ME	BFRY⁽²³⁾	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		GD25LT512ME	ไบรี่⁽²³⁾
		GD55LB01GE	ไบรี่⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	BIR⁽²³⁾
	วินบอนด์	W25Q512NW	FIA⁽²³⁾	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		W25Q02NW	ทีบีเอ					รับรู้การทํางาน⁽¹¹⁾
		W25Q01NW	ทีบีเอ					รับรู้การทํางาน⁽¹¹⁾
Agilex™ 5	อุปกรณ์ Agilex™ 5 รองรับตัวควบคุมแฟลช QSPI ทั่วไปที่สามารถรองรับอุปกรณ์แฟลช Quad SPI ใดๆ ที่ตรงตามเกณฑ์ต่อไปนี้ รองรับมาตรฐาน Serial Flash Discoverable Parameter (SFDP) รองรับการรีเซ็ตพินเฉพาะ Altera แนะนําให้คุณใช้อุปกรณ์แฟลช QSPI จาก Micron, Macronix และ ISSI* อุปกรณ์ Quad SPI ที่ตรงตามเกณฑ์ทั้งสองข้างต้นได้รับการสนับสนุนโดยเครื่องมือตัวสร้างไฟล์การเขียนโปรแกรม Quartus และ Quartus Programmer เวอร์ชัน 24.1 Pro Edition หรือเวอร์ชันที่ใหม่กว่า สําหรับข้อมูลเพิ่มเติม โปรดดู คู่มือผู้ใช้การกําหนดค่าอุปกรณ์: Agilex™ 5 FPGAs และ SoC
Stratix® 10	ไมครอน	MT25QU128	ABA8ESF-0SIT	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					รองรับและรองรับ AlteraTested
		MT25QU02G	CBB8E12-0SIT					รับรู้การทํางาน⁽¹¹⁾
	Macronix⁽¹⁰⁾	MX25U12835F	MI-100	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MX25U25643G	XDI00					ทราบถึงการทํางาน⁽¹³⁾
		MX25U25645G	XDI00
		MX25U51245G	XDI00
		MX66U51235F	XDI-10G					รับรู้การทํางาน⁽¹¹⁾
		MX66U1G45G	XDI00					รับรู้การทํางาน⁽¹¹⁾
		MX66U2G45G	XRI00					Altera ทดสอบและรองรับ
	ISSI	IS25WP256E	-RHLE	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		IS25WP512M	-RHLE
		IS25WP01G	-RILE⁽²²⁾
	Gigadevice	GD25LB512ME	BFRY⁽²³⁾	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		GD25LT512ME	ไบรี่⁽²³⁾
		GD55LB01GE	ไบรี่⁽²³⁾
		GD55LT01GE	BFRY⁽²³⁾
		GD55LB02GE	BIR⁽²³⁾
	วินบอนด์	W25Q512NW	FIA⁽²³⁾	3 ไบต์⁽¹⁾	N/A	หมายเหตุ⁽¹⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		W25Q02NW	ทีบีเอ					รับรู้การทํางาน⁽¹¹⁾
		W25Q01NW	ทีบีเอ					รับรู้การทํางาน⁽¹¹⁾
Arria® 10 Cyclone® 10 GX	ไมครอน	MT25QU256	ABA8E12-1SIT	4 ไบต์⁽⁴⁾	10⁽⁴⁾	10⁽⁴⁾	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MT25QU512	ABB8ESF-0SIT					ทราบถึงการทํางาน⁽¹³⁾
		MT25QU512	ABB8E12-0SIT					ทราบถึงการทํางาน⁽¹²⁾
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					ทราบถึงการทํางาน⁽¹³⁾
		MT25QU01G	BBB8E12-0SIT					ทราบถึงการทํางาน⁽¹²⁾
		MT25QU01G	BBA8E12-0SIT					ทราบถึงการทํางาน⁽¹²⁾
		MT25QU02G	CBB8E12-0SIT					ทราบถึงการทํางาน⁽¹³⁾
	Macronix	MX25U256	45GXDI54⁽³⁾	4 ไบต์⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MX25U512	45GXDI54⁽³⁾	4 ไบต์⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MX25U512	45GMI00⁽¹⁸⁾	3 ไบต์⁽¹⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MX66L512	35FMI-10G⁽¹⁹⁾	3 ไบต์⁽¹⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MX66U1G	45GXDI54⁽³⁾	4 ไบต์⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MX66L1G	45GMI-10G⁽²⁰⁾	3 ไบต์⁽¹⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MX66U2G	45GXRI54⁽³⁾	4 ไบต์⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
	Cypress/Infineon	S25FS512	SDSBHV210	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		S25FL512⁽²⁵⁾	AGMFI011
		S70FL01G⁽²⁵⁾	SAGMFI011
Stratix® V Arria® V Arria® V SoC Cyclone® V Cyclone® V SoC	ไมครอน	MT25QL128	ABA8ESF-0SIT	3 ไบต์⁽¹⁾	12⁽⁴⁾	12⁽⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		MT25QU128	ABA8ESF-0SIT	3 ไบต์⁽¹⁾	10⁽¹⁾	10⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MT25QU256	ABA8ESF-0SIT	3 ไบต์⁽¹⁾	10⁽¹⁾	10⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MT25QL256	ABA8ESF-0SIT	4 ไบต์⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		MT25QL512	ABB8ESF-0SIT	4 ไบต์⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		MT25QL512	ABA8ESF-0SIT	3 ไบต์⁽¹⁾	10⁽¹⁾	10⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
		MT25QL01G	BBB8ESF-0SIT	4 ไบต์⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		MT25QL02G	CBB8E12-0SIT	4 ไบต์⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
	Macronix	MX25L128	33FMI-10G⁽¹⁵⁾	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		MX25L256	45GMI-08G⁽¹⁶⁾					ทราบถึงการทํางาน⁽¹³⁾
		MX25L256	35FMI-10G⁽¹⁶⁾					ทราบถึงการทํางาน⁽¹²⁾
		MX25L512	45GMI-08G⁽¹⁵⁾					ทราบถึงการทํางาน⁽¹³⁾
		MX66L512	35FMI-10G⁽¹⁵⁾					ทราบถึงการทํางาน⁽¹²⁾
		MX25U512	45GMI00⁽¹⁶⁾
		MX25U512	45GXDI00⁽¹⁶⁾
		MX66L1G	45GMI-10G⁽¹⁶⁾
		MX66U2G	45GXR100⁽¹⁵⁾
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹³⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI010
		S25FL512⁽²⁵⁾	SAGMFIG11					ทราบถึงการทํางาน⁽¹²⁾
		S70FL01G⁽²⁵⁾	SAGMFI011⁽¹⁷⁾					ทราบถึงการทํางาน⁽¹²⁾
	Gigadevice	GD25Q127	CFIG⁽¹⁵⁾	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
	Gigadevice	GD25Q256	DFIG⁽¹⁵⁾	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	ไม่มี⁽⁶⁾	ทราบถึงการทํางาน⁽¹²⁾
Cyclone® 10 LP	ไมครอน	MT25QL128	ABA8ESF-0SIT	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	Macronix	MX25L128	33FMI-10G	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		MX25L256	45GMI-08G
		MX25L512	45GMI-08G
	Cypress/Infineon	S25FL128⁽²⁵⁾	SAGMFI000	3 ไบต์⁽¹⁾⁽²⁾	8⁽¹⁾	N/A	ไม่มี⁽⁶⁾	รับรู้การทํางาน⁽¹¹⁾
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI0I0
หมาย เหตุ: การใช้การตั้งค่าเริ่มต้นของอุปกรณ์กําหนดค่า เมื่อทําการอัปเกรดระบบระยะไกล ต้องตั้งค่าที่อยู่เริ่มต้นของรูปภาพภายใน 128 Mb แรก อุปกรณ์ Arria® 10 และ Cyclone® 10 GX รองรับเฉพาะอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54 MX25U51245GXDI54 MX66U1G45GXDI54 MX66U2G45GXRI54 Quartus Programmer ตั้งค่ารีจิสเตอร์การกําหนดค่าแบบถาวรระหว่างการเขียนโปรแกรม ผู้ใช้จําเป็นต้องตั้งค่ารีจิสเตอร์ด้วยตนเองหากใช้โปรแกรมเมอร์ของบริษัทอื่น อุปกรณ์การกําหนดค่าเป็นอุปกรณ์ถาวรสําหรับค่านี้ ผู้ใช้ไม่มีตัวเลือกในการเปลี่ยนการตั้งค่านี้ คําสั่งปัญหาเกี่ยวกับโปรแกรมเมอร์ Quartus เพื่อเปิดใช้งานโหมด Quad อุปกรณ์กําหนดค่าเหล่านี้ไม่ได้รับการสนับสนุนโดยคอร์ IP FPGA แบบขนาน ASMI Parallel I และคอร์ IP FPGA ASMI Parallel II สําหรับการออกแบบใหม่ โปรดดูที่อินเทอร์เฟซ Generic Serial Flash FPGA IP Core AS x 1 - การกําหนดค่าซีเรียลแบบ Active รองรับความกว้างข้อมูล 1 บิต AS x 4 - แบบแผนการกําหนดค่าซีเรียลแบบ Active รองรับความกว้างข้อมูล 4 บิต อุปกรณ์ Agilex™ 7 และ Stratix® 10 ไม่รองรับอุปกรณ์กําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54 MX25U51245GXDI54 MX66U1G45GXDI54 และ MX66U2G45GXRI54 ทดสอบด้วยการปรับตั้งค่า FPGA ทดสอบด้วย HPS ทดสอบด้วยการกําหนดค่า FPGA และ HPS FPGA boot ROM ดําเนินการอ่านปกติเพื่อโหลดเฟิร์มแวร์ที่ส่วนเริ่มต้นของสตรีมบิตหลังจากโหลดเฟิร์มแวร์แล้ว จะอ่านตาราง Serial Flash Discovery Parameter (SFDP) ที่กําหนดโดยผู้จําหน่ายแฟลชเพื่อระบุจํานวนรอบสัญญาณนาฬิกาหุ่นสําหรับการดําเนินการ Quad I/O FAST READ เพื่อโหลดส่วนที่เหลือของสตรีมบิต จําเป็นต้องมีการอัปเดต U-Boot U-Boot ที่ใช้สําหรับกะพริบ จําเป็นต้องมีการอัปเดต U-Boot ตัวเลือก 2 ชิป HPS Flash Programmer และ BootROM ใช้ CS0 เท่านั้น ต้องมีการปรับเปลี่ยน U-Boot ตั้งโปรแกรมด้วย U-Boot ตั้งโปรแกรมด้วย U-Boot ที่ดัดแปลง S70FS01G ไม่สามารถใช้ได้กับอุปกรณ์ Arria® 10 และ Cyclone® 10 GX คุณต้องกําหนด New Flash Memory Configuration Device ตามแม่แบบโฟลว์การเขียนโปรแกรม: Device ID=0x9d 0x70 0x1b, ความหนาแน่นของอุปกรณ์=1024Mb, Total Device Die=1, แม่แบบการไหลของการเขียนโปรแกรม=Macronix โปรดดูเพิ่มอุปกรณ์แฟลชแบบกําหนดเองในคู่มือผู้ใช้โปรแกรมแฟลชทั่วไป: Quartus Prime Pro Edition คุณต้องกําหนดเทมเพลตโฟลว์การกําหนดค่าหน่วยความจําแฟลชใหม่ตามเทมเพลตโฟลว์การเขียนโปรแกรม: Id อุปกรณ์=0x00 0x00 0x00, ความหนาแน่นของอุปกรณ์=512Mb/1024Mb/2048Mb, Total Device die=1, แม่แบบการไหลของการเขียนโปรแกรม=Macronix โปรดดูเพิ่มอุปกรณ์แฟลชแบบกําหนดเองในคู่มือผู้ใช้โปรแกรมแฟลชทั่วไป: Quartus Prime Pro Edition คุณต้องกําหนดใหม่ Flash Memory Configuration Device ตามแม่แบบการไหลของการเขียนโปรแกรม: จําเป็นต้องเพิ่มชิ้นส่วนไปยังโปรแกรมเมอร์: Device ID=0x9d 0x70 0x1b, ความหนาแน่นของอุปกรณ์=1024Mb, total device die=1, programming flow template=Issi โปรดดูเพิ่มอุปกรณ์แฟลชแบบกําหนดเองในคู่มือผู้ใช้โปรแกรมแฟลชทั่วไป: Quartus Prime Pro Edition ซอฟต์แวร์ Quartus Prime ไม่รองรับคุณสมบัติแฟลช 'สลับ CS# โดยไม่มี CLK และข้อมูลถือว่าไม่ถูกต้อง' ซึ่งมีผลต่ออุปกรณ์กําหนดค่าบางอย่างในตระกูล S25FL-S และ S70FL01GS
ตารางที่ 3 แสดงเกณฑ์ของอุปกรณ์กําหนดค่าบุคคลที่สามที่รองรับโดย Quartus Converting File Tools/Programming File Generator และ Quartus Programmer เวอร์ชัน 21.3 Pro Edition และ 20.1 Standard Edition เป็นต้นไป Altera ทดสอบและสนับสนุน: อุปกรณ์เหล่านี้ได้รับการทดสอบการถดถอยกับเครื่องมือ FPGA และการใช้งานของพวกเขาได้รับการสนับสนุนอย่างเต็มที่โดย Altera FPGA ฝ่ายสนับสนุนทางเทคนิค เป็นที่ทราบกันดีว่า: อุปกรณ์เหล่านี้ได้รับการสนับสนุนโดยเครื่องมือไฟล์การเขียนโปรแกรม Quartus หรือเครื่องมือตัวสร้างไฟล์การเขียนโปรแกรมและ Quartus Programmer เวอร์ชัน 21.3 Pro Edition หรือ 20.1 Standard Edition หรือเวอร์ชันที่ใหม่กว่า สําหรับอุปกรณ์ที่ไม่ได้ระบุไว้อย่างชัดแจ้งในรายการอุปกรณ์กําหนดค่าใน เครื่องมือตัวสร้างไฟล์การเขียนโปรแกรม คุณสามารถกําหนดอุปกรณ์แบบกําหนดเองโดยใช้ตัวเลือกเมนูที่มีอยู่

ดูทั้งหมด แสดงน้อยลง

ตัวอย่างการออกแบบและการออกแบบอ้างอิง

ร้านออกแบบ

อุปกรณ์ Agilex™ 7

อุปกรณ์ Stratix® 10

อุปกรณ์ Arria® 10

อุปกรณ์ Cyclone® 10 GX

อุปกรณ์ Cyclone® 10 LP

ตารางที่ 5 - หลักสูตรการฝึกอบรมและวิดีโอ

แคตตาล็อกการฝึกอบรมด้านเทคนิคของ FPGA

ชื่อวิดีโอ	คำอธิบาย
ข้อมูลเบื้องต้นเกี่ยวกับการกําหนดค่า FPGAs	เรียนรู้รูปแบบการกําหนดค่า โซลูชัน คุณสมบัติ และเครื่องมือที่มีให้สําหรับการกําหนดค่า FPGAs และอุปกรณ์กําหนดค่าการเขียนโปรแกรม
โครงร่างการกําหนดค่าสําหรับ FPGAs	เรียนรู้ความแตกต่างระหว่างโครงร่างการกําหนดค่าทั้งหมดที่สามารถใช้กําหนดค่า FPGAs
การกําหนดค่าสําหรับอุปกรณ์ Stratix® 10	เรียนรู้คุณสมบัติการกําหนดค่าที่ไม่เหมือนใครที่มีอยู่ในอุปกรณ์ Stratix® 10
การอัปเกรดระบบระยะไกลในอุปกรณ์ MAX® 10	เรียนรู้วิธีการตั้งค่าและดําเนินการ RSU ในอุปกรณ์ MAX® 10
การสร้าง Bootloader ขั้นที่สองสําหรับ SoC FPGA	เรียนรู้โฟลว์และเครื่องมือที่มีให้สําหรับการปรับแต่งและสร้างซอฟต์แวร์บูทขั้นที่สองอย่างรวดเร็ว
Secure Boot ด้วย FPGAs SoC Arria® 10	เรียนรู้วิธีสร้างและเขียนโปรแกรม Arria® 10 SoC FPGAs ด้วยภาพการบูตขั้นที่สองและ/หรือที่เข้ารหัส
การบรรเทาอารมณ์เสียในเหตุการณ์เดียวในอุปกรณ์ Arria® 10 และ Cyclone® 10 GX	เรียนรู้คุณสมบัติของตระกูลอุปกรณ์ Arria® 10 และ Cyclone® 10 GX ที่สามารถใช้ในการออกแบบโซลูชันการบรรเทา SEU ของคุณเอง
การบรรเทา SEU ในอุปกรณ์ FPGA: การแท็กลําดับชั้น	เรียนรู้วิธีปรับปรุงโซลูชันการประมวลผลความไวของคุณโดยเสริมเทคนิคการบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU) พร้อมคุณสมบัติที่เรียกว่าการแท็กลําดับชั้น
การบรรเทา SEU ในอุปกรณ์ FPGA: การฉีดข้อผิดพลาด	เรียนรู้เกี่ยวกับคอร์ IP การฉีดข้อผิดพลาดและซอฟต์แวร์ดีบักเกอร์การฉีดผิดเพื่อลดอัตราความล้มเหลวในเวลา (FIT)
การใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป	เรียนรู้วิธีใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป FPGA IP Core เพื่อเขียนโปรแกรมอุปกรณ์แฟลชประเภทอินเทอร์เฟซต่อพ่วงอนุกรม (SPI)
ภาพรวมฮาร์ดแวร์ SoC: คอนโทรลเลอร์แฟลชและโปรโตคอลอินเทอร์เฟซ	เรียนรู้เกี่ยวกับระบบย่อยฮาร์ดโปรเซสเซอร์ (HPS) ที่พบบน Cyclone® V, Arria® V และ Arria® 10 SoC การฝึกอบรมออนไลน์ประกอบด้วยข้อมูลเกี่ยวกับคอนโทรลเลอร์อุปกรณ์จัดเก็บข้อมูลแบบถาวรและโปรโตคอลอินเทอร์เฟซต่างๆ
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ FPGA: บทนําและงานมอบหมายโครงการ	การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 1 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะแนะนําให้คุณรู้จักกับคุณลักษณะ PR และขั้นตอนการออกแบบทั่วไปสําหรับการออกแบบ PR คุณจะได้เรียนรู้เกี่ยวกับพาร์ติชั่นการออกแบบและการกําหนดพื้นที่ Logic Lock ซึ่งจําเป็นต้องมีงานมอบหมายสําหรับการปรับใช้การออกแบบ PR และคําแนะนําเกี่ยวกับวิธีการวางแผนการออกแบบสําหรับ PR
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ FPGA: แนวทางการออกแบบและข้อกําหนดของโฮสต์	การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 2 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึงแนวทางสําหรับการสร้างการออกแบบ PR รวมถึงการสร้างซูเปอร์เซ็ตพอร์ตและตรรกะที่ตรึงไว้ นอกจากนี้ยังอธิบายถึงข้อกําหนดสําหรับโฮสต์ PR ลอจิกที่เพิ่มไปยังพื้นที่คงที่ของการออกแบบหรืออุปกรณ์ภายนอกเพื่อควบคุมการทํางานของ PR
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ FPGA: PR Host IP และการปรับใช้	การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 3 จาก 4 ส่วนหนึ่งของการฝึกอบรมนี้จะกล่าวถึง PR IP ทั้งหมดที่รวมอยู่ในซอฟต์แวร์ Quartus Prime รวมถึง PR Controller IP, Region Controller IP และ Freeze Bridge IP คุณจะได้เห็นวิธีการใช้ IP เหล่านี้เพื่อปรับใช้การออกแบบโฮสต์ภายในหรือภายนอก
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ FPGA: ไฟล์เอาต์พุตและการสาธิต	การฝึกอบรมการกําหนดค่าใหม่บางส่วนส่วนที่ 4 จาก 4 ส่วนสุดท้ายของการฝึกอบรมนี้จะกล่าวถึงขั้นตอนการออกแบบทั้งหมดสําหรับโครงการ PR นอกจากนี้ยังดูที่เอาต์พุตไฟล์จากโฟลว์ และรวมถึงการสาธิตการออกแบบ PR ที่สมบูรณ์และใช้งานได้โดยใช้ชุดพัฒนา Arria® 10 GX

ดูทั้งหมด แสดงน้อยลง

ตารางที่ 6 - วิดีโอเพิ่มเติม

วิดีโอสั้น FPGA

ชื่อวิดีโอ	คำอธิบาย
การนําการออกแบบการกําหนดค่าใหม่บางส่วนไปใช้ใน Qsys สําหรับ FPGAs	ดูวิดีโอนี้เพื่อเรียนรู้วิธีปรับใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ FPGAs
การอัพเกรดระบบระยะไกลและอัปเดตข้อมูล EPCQ ผ่านคอนโซลระบบบน Cyclone 10 LP FPGA	ชมวิดีโอนี้เพื่อเรียนรู้วิธีดําเนินการคุณสมบัติการอัปเกรดระบบระยะไกลบน Cyclone® 10 LP FPGA
Arria® 10 การกําหนดค่าผ่านโปรโตคอล (CvP)	ดูวิดีโอนี้เพื่อเรียนรู้วิธีกําหนดค่าอุปกรณ์ Arria® 10 ของคุณโดยใช้โปรโตคอล PCIe
วิธีปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว 1	ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์
วิธีการปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายตัวในห่วงโซ่ JTAG เดียว Part2	ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีห่วงโซ่ JTAG แบบหลายอุปกรณ์
วิธีดําเนินการกําหนดค่า Serial (AS) แบบ Active ผ่านอินเทอร์เฟซ JTAG โดยใช้ Serial Flash Loader IP Core	ชมวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับรูปแบบการกําหนดค่าอื่นๆ นอกเหนือจากการกําหนดค่า JTAG ปกติ นอกจากนี้ วิดีโอนี้ครอบคลุมคอร์ IP Serial Flash Loader (SFL)

ดูทั้งหมด แสดงน้อยลง

สําหรับข้อมูลเพิ่มเติม ให้ค้นหาแหล่งข้อมูลต่อไปนี้: เอกสาร หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์

1. รายละเอียดการกําหนดค่าเฉพาะอุปกรณ์

ตารางที่ 1 - ภาพรวมแผนการกําหนดค่าและคุณสมบัติ

2.รูปแบบการกําหนดค่าและ ip

คู่มือผู้ใช้เกี่ยวกับการกําหนดค่า

การกําหนดค่าผ่าน HPS

Fast Passive Parallel

แบบอนุกรมที่ใช้งานอยู่

อนุกรม Passive

JTAG

3.คุณสมบัติการกําหนดค่าขั้นสูง

ความปลอดภัยของอุปกรณ์

การกําหนดค่าใหม่บางส่วน

การอัปเกรดระบบระยะไกล

การบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU)

การกําหนดค่าผ่านทางโปรโตคอล (CvP)

IP การเข้าถึงแฟลช

IP รหัสชิป

4.quartus® prime ซอฟต์แวร์ขั้นตอนการออกแบบ

ตารางที่ 2 - การตั้งค่าการกําหนดค่าอุปกรณ์และขั้นตอนการสร้างไฟล์การเขียนโปรแกรม

ฉันจะค้นหาข้อมูลเกี่ยวกับการตั้งค่าอุปกรณ์และการกําหนดค่าการสร้างไฟล์การเขียนโปรแกรมได้ที่ไหน

5.การออกแบบบอร์ด

ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการออกแบบการกําหนดค่าอุปกรณ์ได้ที่ไหน

ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการเชื่อมต่อสําหรับพินการกําหนดค่าได้ที่ไหน

ฉันจะค้นหาข้อมูลเกี่ยวกับข้อมูลจําเพาะการกําหนดค่าได้ที่ไหน

6. ดีบัก

เครื่องมือแก้ไขปัญหาการกําหนดค่า FPGA

โซลูชันฐานความรู้

อุปกรณ์การตั้งค่า

ตารางที่ 3 - อุปกรณ์กําหนดค่า FPGA

ตารางที่ 4 - อุปกรณ์กําหนดค่าของบุคคลที่สามที่รองรับ

ตัวอย่างการออกแบบและการออกแบบอ้างอิง

ตารางที่ 5 - หลักสูตรการฝึกอบรมและวิดีโอ

ตารางที่ 6 - วิดีโอเพิ่มเติม