การกําหนดค่าอุปกรณ์ - ศูนย์สนับสนุน
ยินดีต้อนรับสู่ศูนย์สนับสนุนการกําหนดค่าอุปกรณ์!
ที่นี่คุณจะพบข้อมูลเกี่ยวกับวิธีการเลือกออกแบบและใช้โครงร่างและลักษณะการทํางานการตั้งค่าคอนฟิก นอกจากนี้ยังมีแนวทางเกี่ยวกับวิธีการแสดงระบบของคุณและดีบักลิงก์การกําหนดค่า หน้านี้ถูกจัดเป็นประเภทที่สอดคล้องกับขั้นตอนการออกแบบระบบการกําหนดค่าตั้งแต่ต้นจนจบ
สนุกกับการเดินทางของคุณ!
รับแหล่งข้อมูลการสนับสนุนสําหรับIntel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10และอุปกรณ์Intel® Cyclone® 10จากหน้าด้านล่าง สําหรับอุปกรณ์อื่น ๆ ให้ค้นหาจากลิงค์ต่อไปนี้:เอกสาร,หลักสูตรการฝึกอบรม, Intel® วิดีโอด่วน FPGA,ตัวอย่างการออกแบบ FPGA ® Intelและฐานข้อมูลความรู้ FPGA
1. รายละเอียดการกําหนดค่าเฉพาะอุปกรณ์
ตารางที่ 1 - ภาพรวมโครงร่างและลักษณะการทํางานของการตั้งค่าคอนฟิก
| คุณลักษณะการกําหนดค่า | โครงร่างการกําหนดค่า | ตระกูลอุปกรณ์ | |||||||
|---|---|---|---|---|---|---|---|---|---|
แผนการ |
ความกว้างของข้อมูล |
อัตรานาฬิกาสูงสุด |
อัตราข้อมูลสูงสุด |
ความปลอดภัยของการออกแบบ |
การกําหนดค่าใหม่บางส่วน (2) |
การปรับปรุงระบบระยะไกล |
เหตุการณ์เดียวอารมณ์เสีย |
การกําหนดค่าผ่านโปรโตคอล |
|
อินเทล คลีนิกซ์ |
การสตรีม® อวาลอน |
32 บิต |
125 เมกะเฮิรตซ์ |
4000 Mbps |
√ |
√ |
แฟลชโหลดแบบขนาน II แกน IP |
√ |
N/A |
16 บิต |
125 เมกะเฮิรตซ์ |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 เมกะเฮิรตซ์ |
1000 Mbps |
√ |
√ |
|||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
166(1) MHz |
664 Mbps |
√ |
√ |
√ |
√ |
√ |
|
เจแท็ก |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
อินเทล® สแตรท® 10 |
อวาลอน®-เซนต์ |
32 บิต |
125 เมกะเฮิรตซ์ |
4000 Mbps |
√ |
√ |
แฟลชโหลดแบบขนาน II แกน IP |
√ |
N/A |
16 บิต |
125 เมกะเฮิรตซ์ |
2000 Mbps |
√ |
√ |
|||||
8 บิต |
125 เมกะเฮิรตซ์ |
1000 Mbps |
√ |
√ |
|||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
125(1) MHz |
500 Mbps |
√ |
√ |
√ |
√ |
√ |
|
เจแท็ก |
1 บิต |
30 MHz |
30 Mbps |
√ |
√ |
N/A |
√ |
N/A |
|
อินเทล® อาร์เรีย® 10 |
การกําหนดค่าผ่าน HPS |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
ผ่าน HPS |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
แบบพาสซีฟแบบขนานแบบพาสซีฟที่รวดเร็ว (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
|
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
อนุกรมแบบพาสซีฟ (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
|
เจแท็ก |
1 บิต |
33 เมกะเฮิรตซ์ |
33 Mbps |
|
√(3) |
N/A |
√ |
N/A |
|
อินเทล® ไซโคลน® 10 GX |
แบบพาสซีฟแบบขนานแบบพาสซีฟที่รวดเร็ว (FPP) |
32 บิต |
100 MHz |
3200 Mbps |
√ |
√ |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
16 บิต |
100 MHz |
1600 Mbps |
√ |
||||||
8 บิต |
100 MHz |
800 Mbps |
√ |
||||||
อนุกรมที่ใช้งานอยู่ (AS) |
4 บิต |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 บิต |
100 MHz |
100 Mbps |
√ |
||||||
อนุกรมแบบพาสซีฟ (PS) |
1 บิต |
100 MHz |
100 Mbps |
√ |
√(3) |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
|
เจแท็ก |
1 บิต |
33 เมกะเฮิรตซ์ |
33 Mbps |
N/A |
√(3) |
N/A |
√ |
N/A |
|
อินเทล® ไซโคลน® 10 LP |
แบบพาสซีฟแบบขนานแบบพาสซีฟที่รวดเร็ว (FPP) |
8 บิต |
66(4)/100(6) MHz |
528(4)/800(6) Mbps |
N/A |
N/A |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
อนุกรมแบบพาสซีฟ (PS) |
1 บิต |
66(4)/133(5) MHz |
66(4)/133(5) Mbps |
N/A |
N/A |
แฟลชโหลดขนานแกน IP |
√ |
N/A |
|
อนุกรมที่ใช้งานอยู่ (AS) |
1 บิต |
40 เมกะเฮิรตซ์ |
40 Mbps |
N/A |
N/A |
√ |
√ |
N/A |
|
เจแท็ก |
1 บิต |
25 เมกะเฮิรตซ์ |
25 Mbps |
N/A |
N/A |
N/A |
√ |
N/A |
|
- อัตรานาฬิกาสูงสุดเมื่อใช้OSC_CLK_1เป็นแหล่งนาฬิกาการตั้งค่าคอนฟิก อัตรานาฬิกาสูงสุดจะลดลงถ้าคุณใช้ออสซิลเลเตอร์ภายในเป็นแหล่งนาฬิกาการกําหนดค่าในระหว่างการทํางานของ SmartVID หรือเมื่ออุปกรณ์อยู่ในโหมดผู้ใช้
- คุณสามารถกําหนดค่าใหม่บางส่วนหลังจากที่อุปกรณ์ได้รับการกําหนดค่าอย่างสมบูรณ์แล้ว สําหรับข้อมูลเพิ่มเติม ให้ดูที่คู่มือผู้ใช้การกําหนดค่าใหม่บางส่วน
- การกําหนดค่าบางส่วนสามารถทําได้เฉพาะเมื่อกําหนดค่าเป็นโฮสต์ภายในเท่านั้น
- แรงดันไฟฟ้าสําหรับตรรกะภายใน VCCINT = 1.0 V
- แรงดันไฟฟ้าสําหรับตรรกะภายใน VCCINT = 1.2 V
- แรงดันไฟฟ้าสําหรับตรรกะภายใน VCCINT = 1.2 V. ไซโคลน 10 LP 1.2 V อุปกรณ์แรงดันไฟฟ้าหลักรองรับ 133 MHz DCLK fMAX สําหรับ 10CL006, 10CL010, 10CL016, 10CL025 และ 10CL040 เท่านั้น
2. รูปแบบการกําหนดค่าและ IP
คู่มือผู้ใช้การตั้งค่าคอนฟิก
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
การกําหนดค่าผ่าน HPS
กําหนดค่าส่วน FPGA ของอุปกรณ์ SoC โดยใช้ระบบโปรเซสเซอร์แบบแข็ง (HPS)
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้การบูต Intel Stratix 10 SoC FPGA
- คู่มืออ้างอิงทางเทคนิคเกี่ยวกับระบบประมวลผล Intel Stratix 10
อุปกรณ์ Intel Arria 10
แบบขนานแบบพาสซีฟที่รวดเร็ว
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
อนุกรมที่ใช้งานอยู่
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
370: การใช้แกน IP ตัวโหลดแฟลชอนุกรม Intel FPGA กับซอฟต์แวร์หลัก®ควอตัส® Intel
AN 418: SRunner: โซลูชันแบบฝังตัวสําหรับการเขียนโปรแกรมอุปกรณ์การกําหนดค่าอนุกรม
อนุกรมแบบพาสซีฟ
อุปกรณ์ Intel Arria 10 GX
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
เจแท็ก
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
3. คุณสมบัติการกําหนดค่าขั้นสูง
ความปลอดภัยของอุปกรณ์
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
แหล่งข้อมูลเพิ่มเติม:
556: การใช้คุณลักษณะความปลอดภัยในการออกแบบใน FPGAs ของ Intel
การกําหนดค่าใหม่บางส่วน
หน้าสนับสนุนการกําหนดค่าใหม่บางส่วน
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน
- AN 825: การกําหนดค่าการออกแบบบางส่วนบนคณะกรรมการพัฒนา Intel Stratix 10 GX FPGA
- AN 826: บทช่วยสอนการกําหนดค่าบางส่วนตามลําดับชั้นสําหรับ Stratix 10 GX FPGA คณะกรรมการพัฒนา
- AN 818: บทช่วยสอนการกําหนดค่าบางส่วนปรับปรุงแบบคงที่สําหรับ Stratix 10 GX FPGA คณะกรรมการพัฒนา
- AN 819: การกําหนดค่าใหม่บางส่วนผ่านการออกแบบ PCI Express * อ้างอิงสําหรับอุปกรณ์ Intel Stratix 10
- AN 820: การกําหนดค่าใหม่บางส่วนตามลําดับชั้นผ่านการออกแบบการอ้างอิงด่วน PCI สําหรับอุปกรณ์ Intel Stratix 10
Intel® Arria® 10 อุปกรณ์
- คู่มือผู้ใช้ IP โซลูชันการกําหนดค่าใหม่บางส่วน
- Arria® 10 การเริ่มต้น CvP และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้โปรโตคอล
- AN 817: บทช่วยสอนการกําหนดค่าบางส่วนการปรับปรุงแบบคงที่สําหรับคณะกรรมการพัฒนา Arria 10 GX FPGA
- AN 798: การกําหนดค่าใหม่บางส่วนด้วย Arria 10 HPS
- AN 797: การกําหนดค่าการออกแบบบางส่วนบนคณะกรรมการพัฒนา Intel Arria 10 GX FPGA
- AN 784: การกําหนดค่าใหม่บางส่วนผ่านการออกแบบการอ้างอิงด่วน PCI สําหรับอุปกรณ์ Intel Arria 10
- AN 805: การกําหนดค่าการออกแบบบางส่วนตามลําดับชั้นบนคณะกรรมการพัฒนา Intel Arria 10 SoC
- AN 806: บทช่วยสอนการกําหนดค่าบางส่วนตามลําดับชั้นสําหรับคณะกรรมการพัฒนา Intel Arria 10 GX FPGA
- AN 813: การกําหนดค่าใหม่บางส่วนตามลําดับชั้นผ่านการออกแบบอ้างอิงแบบด่วน PCI สําหรับอุปกรณ์ Arria 10
อุปกรณ์ Intel® ไซโคลน®10 GX
แหล่งข้อมูลเพิ่มเติม:
การปรับรุ่นระบบระยะไกล
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้การกําหนดค่า Intel Stratix 10
- ตัวอย่างของสคริปต์ Tcl ที่ใช้สําหรับตัวอย่างสําหรับการปรับปรุงระบบระยะไกลที่จัดทําเอกสารในส่วน 'การปรับรุ่นระบบระยะไกล'
- คู่มือผู้ใช้การอัปเดตระบบระยะไกล (RSU) ของ Intel Stratix 10 SoC
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
การบรรเทาเหตุการณ์เดียว (SEU)
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
- คู่มือผ้า Intel Arria 10 หลักและ I / Os อเนกประสงค์
- AN 737: การตรวจจับและกู้คืน SEU ในอุปกรณ์ Intel Arria 10
- บรรเทาเหตุการณ์เดียวอารมณ์เสียในอุปกรณ์ Arria 10 (วิดีโอ)
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
แหล่งข้อมูลเพิ่มเติม:
การกําหนดค่าผ่านโปรโตคอล (CvP)
การกําหนดค่าผ่านหน้าสนับสนุนโพรโทคอล
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
- การเตรียมใช้งาน Arria 10 CvP และการกําหนดค่าใหม่บางส่วนผ่านคู่มือผู้ใช้ PCI Express*
- รหัสโปรแกรมควบคุมซอฟต์แวร์
อุปกรณ์ Intel Cyclone 10 GX
IP การเข้าถึงแฟลช
อุปกรณ์อินเทลคลีกซ์
- คู่มือผู้ใช้ IP ของไคลเอ็นต์กล่องจดหมาย Intel FPGA
- กล่องจดหมาย Avalon ST ไคลเอ็นต์ Intel FPGA คู่มือผู้ใช้ IP
- AN 932: แนวทางการย้ายข้อมูลการเข้าถึงแฟลชจากอุปกรณ์ที่ใช้บล็อกควบคุมไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Intel Stratix 10
- คู่มือผู้ใช้ IP ของไคลเอ็นต์กล่องจดหมาย Intel FPGA
- ไคลเอ็นต์กล่องจดหมายแบบอนุกรม Intel คู่มือผู้ใช้ IP IP ของ FPGA
- AN 932: แนวทางการย้ายข้อมูลการเข้าถึงแฟลชจากอุปกรณ์ที่ใช้บล็อกควบคุมไปยังอุปกรณ์ที่ใช้ SDM
อุปกรณ์ Intel Arria 10
- อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP Core คู่มือผู้ใช้
- คู่มือผู้ใช้อินเทอร์เฟสหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน Intel FPGA IP
- อินเตอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน II Intel FPGA IP หลักคู่มือผู้ใช้
- 720: การจําลองบล็อก ASMI ในการออกแบบของคุณ
อุปกรณ์ Intel Cyclone 10 GX
- อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP Core คู่มือผู้ใช้
- อินเทอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน I Intel® คู่มือผู้ใช้หลัก IPGA IP
- อินเตอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน II Intel FPGA IP หลักคู่มือผู้ใช้
- AN 720: การจําลองบล็อกอินเทอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ในการออกแบบของคุณ
อุปกรณ์ Intel Cyclone 10 LP
- อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP Core คู่มือผู้ใช้
- คู่มือผู้ใช้อินเทอร์เฟสหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน Intel FPGA IP
- อินเตอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ขนาน II Intel FPGA IP หลักคู่มือผู้ใช้
- AN 720: การจําลองบล็อกอินเทอร์เฟซหน่วยความจําอนุกรมที่ใช้งานอยู่ (ASMI) ในการออกแบบของคุณ
IP รหัสชิป
อุปกรณ์อินเทลคลีกซ์
- คู่มือผู้ใช้ IP ของไคลเอ็นต์กล่องจดหมาย Intel FPGA
- กล่องจดหมาย Avalon ST ไคลเอ็นต์ Intel FPGA คู่มือผู้ใช้ IP
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
4. Intel® ควอตัส® ขั้นตอนการออกแบบซอฟต์แวร์ที่สําคัญ
ตารางที่ 2 - การตั้งค่าการกําหนดค่าอุปกรณ์และขั้นตอนการสร้างไฟล์การเขียนโปรแกรม
1. การตั้งค่าทั่วไป |
|
2. การตั้งค่าการกําหนดค่า |
|
3. การตั้งค่าไฟล์การเขียนโปรแกรม |
|
4. การตั้งค่าคุณสมบัติขั้นสูงอื่น ๆ |
|
5. สร้างไฟล์การตั้งค่าคอนฟิกและการเขียนโปรแกรม |
|
ฉันจะค้นหาข้อมูลเกี่ยวกับการตั้งค่าการกําหนดค่าอุปกรณ์และการกําหนดค่าและการสร้างไฟล์การเขียนโปรแกรมได้จากที่ใด
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
5.การออกแบบคณะกรรมการ
ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการออกแบบอุปกรณ์ได้จากที่ใด
อุปกรณ์อินเทลคลีกซ์
อุปกรณ์ Intel Stratix 10
อุปกรณ์ Intel Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
ฉันจะค้นหาข้อมูลเกี่ยวกับแนวทางการเชื่อมต่อสําหรับพินการกําหนดค่าได้จากที่ใด
อุปกรณ์อินเทลคลีกซ์
- แนวทางการเชื่อมต่ออุปกรณ์ Agilex Family Pin - คุณสามารถค้นหาโดยใช้คําหลัก "การกําหนดค่าเฉพาะ / หมุด JTAG", "พินตัวจัดการอุปกรณ์ที่ปลอดภัย (SDM)" และ "หมุดการกําหนดค่าเสริม / สองวัตถุประสงค์"
อุปกรณ์ Intel Stratix 10
- แนวทางการเชื่อมต่อขาตระกูลของอุปกรณ์ Intel Stratix 10 GX, MX, TX และ SX - คุณสามารถค้นหาโดยใช้คําหลัก "การกําหนดค่าเฉพาะ / หมุด JTAG", "พินตัวจัดการอุปกรณ์ที่ปลอดภัย (SDM)" และ "หมุดการกําหนดค่าอุปกรณ์เสริม / สองวัตถุประสงค์"
อุปกรณ์ Intel Arria 10
- แนวทางการเชื่อมต่อขาตระกูลของอุปกรณ์ Intel Arria 10 GX, GT และ SX - คุณสามารถค้นหาโดยใช้คําหลัก "การกําหนดค่าเฉพาะ / หมุด JTAG", "หมุดการกําหนดค่าเสริม / สองวัตถุประสงค์" และ "หมุดการกําหนดค่าใหม่บางส่วน"
อุปกรณ์ Intel Cyclone 10 GX
- แนวทางการเชื่อมต่ออุปกรณ์ Intel Cyclone 10 GX Family Pin - คุณสามารถค้นหาโดยใช้คําหลัก "การกําหนดค่าเฉพาะ / หมุด JTAG" และ "หมุดการกําหนดค่าเสริม / สองวัตถุประสงค์"
อุปกรณ์ Intel Cyclone 10 LP
- แนวทางการเชื่อมต่ออุปกรณ์ Intel Cyclone 10 LP Family Pin - คุณสามารถค้นหาโดยใช้คําหลัก "การกําหนดค่า / หมุด JTAG"
ฉันจะหาข้อมูลเกี่ยวกับข้อกําหนดการกําหนดค่าได้จากที่ใด
ข้อกําหนดการกําหนดค่าในแผ่นข้อมูลอุปกรณ์ระบุข้อกําหนดต่อไปนี้
- ข้อกําหนดการกําหนดเวลาสําหรับหมุดควบคุมการกําหนดค่า
- ข้อมูลจําเพาะเกี่ยวกับเวลา/ประสิทธิภาพสําหรับแต่ละโครงร่างการตั้งค่าคอนฟิกที่สนับสนุน
- ขนาดบิตสตรีมการกําหนดค่า
- การประเมินเวลาโครงแบบสําหรับโครงร่างการตั้งค่าคอนฟิกแต่ละแบบที่สนับสนุน
อุปกรณ์อินเทลคลีกซ์
- แผ่นข้อมูลอุปกรณ์ Agilex - คุณสามารถค้นหาโดยใช้คําหลัก "ข้อกําหนดการกําหนดค่า" และ "เวลาทางลาดของแหล่งจ่ายไฟ"
อุปกรณ์ Intel Stratix 10
- แผ่นข้อมูลอุปกรณ์ Intel Stratix 10 - คุณสามารถค้นหาโดยใช้คําหลัก "ข้อกําหนดการกําหนดค่า" และ "เวลาทางลาดของแหล่งจ่ายไฟ"
อุปกรณ์ Intel Arria 10
- แผ่นข้อมูลอุปกรณ์ Intel Arria 10 - คุณสามารถค้นหาโดยใช้คําหลัก "ข้อกําหนดการกําหนดค่า" และ "เวลาทางลาดของแหล่งจ่ายไฟ"
- คู่มือผ้า Intel Arria 10 หลักและ I/ Os อเนกประสงค์ - คุณสามารถค้นหาโดยใช้คําหลัก "POR อย่างรวดเร็ว"
อุปกรณ์ Intel Cyclone 10 GX
- แผ่นข้อมูลอุปกรณ์ Intel Cyclone 10 GX - คุณสามารถค้นหาโดยใช้คําหลัก "ข้อกําหนดการกําหนดค่า" และ "เวลาทางลาดของแหล่งจ่ายไฟ"
- Intel Cyclone 10 GX Core ผ้าและคู่มือ I / Os วัตถุประสงค์ทั่วไป - คุณสามารถค้นหาโดยใช้คําหลัก "POR อย่างรวดเร็ว"
อุปกรณ์ Intel Cyclone 10 LP
- แผ่นข้อมูลอุปกรณ์ Intel Cyclone 10 LP - คุณสามารถค้นหาโดยใช้คําหลัก "ข้อกําหนดการกําหนดค่าและ JTAG" และ "เวลาทางลาดแหล่งจ่ายไฟ"
- Intel Cyclone 10 LP Core ผ้าและวัตถุประสงค์ทั่วไป I / Os คู่มือ - คุณสามารถค้นหาโดยใช้คําหลัก "POR อย่างรวดเร็ว"
6. ดีบัก
ตัวแก้ไขปัญหาการกําหนดค่า FPGA
Intel Agilex และ Intel Stratix 10 FPGA เครื่องมือดีบักคอนโซลระบบโดยใช้ JTAG
ชุดเครื่องมือดีบัก Intel Stratix 10 FPGA SDM ช่วยให้คุณดีบักปัญหาการกําหนดค่าของคุณ
- มีให้บริการในซอฟต์แวร์ Intel Quartus Prime Pro Edition v18.1 ขึ้นไป
กําลังค้นหาเครื่องมือเพื่อดีบักความล้มเหลวในการกําหนดค่า / ความปลอดภัยในการออกแบบ / การตรวจสอบความซ้ําซ้อนแบบวงจรการตรวจจับข้อผิดพลาด (CRC) บนอุปกรณ์ 10 ® Arria ® Intel?
- เมื่อต้องการรับเครื่องมือวินิจฉัยการกําหนดค่านี้ โปรดติดต่อตัวแทนฝ่ายขาย® Intel ของคุณ
คุณสามารถใช้ตัวแก้ไขปัญหานี้หรือการวิเคราะห์แผนภูมิข้อบกพร่องเพื่อระบุสาเหตุความล้มเหลวของการกําหนดค่าที่เป็นไปได้
โซลูชันฐานความรู้
ไปที่ ฐานความรู้ป้อนคําสําคัญของปัญหาที่คุณเผชิญเพื่อค้นหาวิธีแก้ไขปัญหา
อุปกรณ์การกําหนดค่าที่รองรับ Intel®
อุปกรณ์การกําหนดค่าของบริษัทอื่นที่สนับสนุน Intel
ตารางที่ 3 แสดงเกณฑ์ของอุปกรณ์การกําหนดค่าของบริษัทอื่นที่สนับสนุนโดย Intel Quartus Convert เครื่องมือแฟ้มการเขียนโปรแกรมและโปรแกรมเมอร์ควอตัสรุ่น 21.3 รุ่น Pro และรุ่นมาตรฐาน 20.1
ตารางที่ 3 - อุปกรณ์การกําหนดค่าของบริษัทอื่นที่สนับสนุน Intel
อินเทล เอฟพีจีเอ |
ผู้ขาย |
พี/เอ็น |
การกําหนดที่อยู่ไบต์ |
การตั้งค่านาฬิกาดัมมี่ เอแซ็กซ์ 1 เอแซ็กซ์4 |
แฟลชแบบสี่ตัวแบบถาวรหรือไม่? |
อุปกรณ์แฟลชที่ผ่านการทดสอบและรองรับของ Intel |
|
|---|---|---|---|---|---|---|---|
อินเทล คลีนิกซ์ |
ไมครอน |
MT25QU128 |
3 ไบต์(1) |
N/A |
10(4) |
ไม่(6) |
MT25QU128บา8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1สิทธิ์ |
||||||
เอ็มที 25QU512 |
MT25QU512ABB8ESF-0สิทธิ์ |
||||||
เอ็มที 25QU01G |
เอ็มที 25QU01GBBB8ESF-0SIT |
||||||
เอ็มที 25QU02G |
MT25QU02GCBB8E12-0สิทธิ์ |
||||||
มาโครนิกซ์ |
เอ็มเอ็กซ์25U128(10) |
3 ไบต์(1) |
N/A |
6(1) |
ไม่(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
เอ็มเอ็กซ์66ยูทูจี(10) |
เอ็มเอ็กซ์66ยูทูจี45จีเอ็กซ์ริ00 |
||||||
ไอสซี |
ไอส25WP512M |
3 ไบต์(1) |
N/A |
6(1) |
ไม่(6) |
ไอ 25WP512M-RHLE |
|
อินเทล สแตรทเท็กซ์ 10 |
ไมครอน |
MT25QU128 |
3 ไบต์(1) |
N/A |
10(4) |
ไม่(6) |
MT25QU128บา8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1สิทธิ์ |
||||||
เอ็มที 25QU512 |
MT25QU512ABB8ESF-0สิทธิ์ |
||||||
เอ็มที 25QU01G |
เอ็มที 25QU01GBBB8ESF-0SIT |
||||||
เอ็มที 25QU02G |
MT25QU02GCBB8E12-0สิทธิ์ |
||||||
มาโครนิกซ์ |
เอ็มเอ็กซ์25U128(10) |
3 ไบต์(1) |
N/A |
6(1) |
ไม่(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
เอ็มเอ็กซ์66ยูทูจี(10) |
เอ็มเอ็กซ์66ยูทูจี45จีเอ็กซ์ริ00 |
||||||
อินเทล อาร์เรีย 10, อินเทล ไซโคลน 10 GX |
ไมครอน |
MT25QU256 |
4 ไบต์(4) |
10(4) |
10(4) |
ไม่(6) |
MT25QU256ABA8E12-1สิทธิ์ |
เอ็มที 25QU512 |
MT25QU512ABB8ESF-0สิทธิ์ |
||||||
เอ็มที 25QU01G |
เอ็มที 25QU01GBBB8ESF-0SIT |
||||||
เอ็มที 25QU02G |
MT25QU02GCBB8E12-0สิทธิ์ |
||||||
มาโครนิกซ์ |
MX25U256(3) |
4 ไบต์(5) |
10(5) |
10(5) |
มี(6) |
MX25U25645GXDI54 |
|
MX25U512(3) |
MX25U51245GXDI54 |
||||||
MX66U1G(3) |
MX66U1G45GXDI54 |
||||||
เอ็มเอ็กซ์66ยูทูจี(3) |
MX66U2G45GXRI54 |
||||||
พายุไซโคลน V, อาร์เรีย V, สตราติกซ์ V |
ไมครอน |
เอ็มที 25 คิวแอล128 |
3 ไบต์(1) |
12(4) |
12(4) |
ไม่(6) |
MT25QL128บา8ESF-0สิทธิ์ |
MT25QL256 |
4 ไบต์(4) |
4(4) |
10(4) |
ไม่(6) |
MT25QL256บา8ESF-0SIT |
||
MT25QL512 |
เอ็มที 25 คิวแอล 512ABB8ESF-0สิทธิ์ |
||||||
เอ็มที 25 คิวแอล01G |
เอ็มที 25 คิวแอล01GBบีไอบี 8เอสเอฟ-0สิทธิ์ |
||||||
เอ็มที 25 คิวแอล02จี |
MT25QL02GCBB8E12-0สิทธิ์ |
||||||
มาโครนิกซ์ |
เอ็มเอ็กซ์25แอล128 |
3 ไบต์(1)(2) |
8(1) |
6(1) |
ไม่(6) |
เอ็มเอ็กซ์25แอล12833FMI-10G |
|
เอ็มเอ็กซ์25แอล256 |
เอ็มเอ็กซ์25แอล25645GMI-08G |
||||||
เอ็มเอ็กซ์25แอล512 |
เอ็มเอ็กซ์25แอล51245GMI-08G |
||||||
ไซเปรส |
S25FL128 |
3 ไบต์(1)(2) |
8(1) |
7(1) |
ไม่(6) |
S25FL128สกม.ไฟ000 |
|
S25FL256 |
S25FL256สกม.ไฟ000 |
||||||
S25FL512 |
S25FL512แซกฟิ0I0 |
||||||
พายุไซโคลน 10 LP |
ไมครอน |
เอ็มที 25 คิวแอล128 |
3 ไบต์(1)(2) |
8(1) |
N/A |
ไม่(6) |
MT25QL128บา8ESF-0สิทธิ์ |
MT25QL256 |
MT25QL256บา8ESF-0SIT |
||||||
MT25QL512 |
เอ็มที 25 คิวแอล 512ABB8ESF-0สิทธิ์ |
||||||
เอ็มที 25 คิวแอล01G |
เอ็มที 25 คิวแอล01GBบีไอบี 8เอสเอฟ-0สิทธิ์ |
||||||
เอ็มที 25 คิวแอล02จี |
MT25QL02GCBB8E12-0สิทธิ์ |
||||||
มาโครนิกซ์ |
เอ็มเอ็กซ์25แอล128 |
3 ไบต์(1)(2) |
8(1) |
N/A |
ไม่(6) |
เอ็มเอ็กซ์25แอล12833FMI-10G |
|
เอ็มเอ็กซ์25แอล256 |
เอ็มเอ็กซ์25แอล25645GMI-08G |
||||||
เอ็มเอ็กซ์25แอล512 |
เอ็มเอ็กซ์25แอล51245GMI-08G |
||||||
ไซเปรส |
S25FL128 |
3 ไบต์(1)(2) |
8(1) |
N/A |
ไม่(6) |
S25FL128สกม.ไฟ000 |
|
S25FL256 |
S25FL256สกม.ไฟ000 |
||||||
S25FL512 |
S25FL512แซกฟิ0I0 |
||||||
- โดยใช้การตั้งค่าเริ่มต้นของอุปกรณ์การกําหนดค่า
- เมื่อทําการอัพเกรดระบบระยะไกลต้องตั้งค่าที่อยู่เริ่มต้นของภาพภายใน 128 Mb แรก
- อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX รองรับเฉพาะอุปกรณ์การกําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54
- โปรแกรมเมอร์ Intel Quartus ตั้งค่าเครื่องบันทึกค่าที่ไม่ระเหยในระหว่างการดําเนินการเขียนโปรแกรม ผู้ใช้จําเป็นต้องตั้งค่าการลงทะเบียนด้วยตนเองหากใช้โปรแกรมเมอร์ของบริษัทอื่น
- อุปกรณ์กําหนดค่าเป็นค่านี้ถาวร
- Intel Quartus Programmer ออกคําสั่งเพื่อเปิดใช้งานโหมดสี่ล้อ
- อุปกรณ์การกําหนดค่าเหล่านี้ไม่ได้รับการสนับสนุนโดย ASMI Parallel I Intel FPGA IP core และ ASMI Parallel II Intel FPGA IP หลัก สําหรับการออกแบบใหม่โปรดดูที่อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP core
- AS x 1 - การกําหนดค่าอนุกรมที่ใช้งานอยู่รองรับความกว้างของข้อมูล 1 บิต
- AS x 4 - โครงร่างการกําหนดค่าอนุกรมที่ใช้งานอยู่รองรับความกว้างของข้อมูล 4 บิต
- อุปกรณ์ Intel Stratix 10 และ Intel Agilex ไม่รองรับอุปกรณ์การกําหนดค่า Macronix ที่มีหมายเลขชิ้นส่วน MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 และ MX66U2G45GXRI54
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
ตัวอย่างการออกแบบและการออกแบบอ้างอิง
อุปกรณ์อินเทลคลีกซ์
- ตัวอย่างการออกแบบไคลเอนต์กล่องจดหมาย Agilex Intel FPGA IP Core (การเข้าถึงแฟลช QSPI และการอัปเดตระบบระยะไกล)
- การอ่านรหัสชิปโดยใช้ IP กล่องจดหมาย AVST ใน Agilex
- การออกแบบตัวอย่าง CvP แบบ Agilex P สําหรับโหมดการเริ่มต้น
อุปกรณ์ Intel Stratix 10
- ตัวอย่างการออกแบบแกนนําสัญญาณ 10 กล่องจดหมายของ Stratix 10 Intel FPGA IP Core (การเข้าถึงแฟลช QSPI และการอัปเดตระบบระยะไกล)
- ตัวอย่างการออกแบบการเริ่มต้น CvP ของ Intel Stratix 10
- ตัวอย่างการออกแบบ CvP ของ Intel Stratix 10 H-Tile
- การออกแบบตัวอย่าง CvP ของ Intel Stratix 10 H สําหรับโหมดการเริ่มต้น
- Intel Stratix 10 H-tile CvP ตัวอย่างการออกแบบสําหรับโหมดการปรับปรุง
- Stratix 10 ไคลเอ็นต์กล่องจดหมายแฟลชอนุกรม Intel FPGA IP หลักการออกแบบตัวอย่าง
อุปกรณ์ Intel Arria 10
- การออกแบบตัวอย่าง CvP สําหรับชุดพัฒนา Arria 10 GX FPGA (FPGA Wiki)
- การอัปเดตระบบระยะไกล Intel Arria 10 (RSU) พร้อมอินเทอร์เฟซ Avalon-MM (FPGA Wiki)
- พอร์ทัลอัปเดตบอร์ดโดยใช้การออกแบบการอ้างอิงหน่วยความจําแฟลช EPCQ
- การกําหนดค่า Intel Arria 10 ผ่านการออกแบบอ้างอิง PCIe Init
- การปรับปรุงระบบระยะไกล
- โปรแกรมเมอร์แฟลชที่ปรับแต่งได้สําหรับ Arria 10
อุปกรณ์ Intel Cyclone 10 GX
อุปกรณ์ Intel Cyclone 10 LP
หลักสูตรการฝึกอบรมและวิดีโอ
หลักสูตรฝึกอบรม
ชื่อเรื่อง |
ประเภท |
การบรรยาย |
|---|---|---|
ออนไลน์ |
เรียนรู้รูปแบบการกําหนดค่า โซลูชัน คุณลักษณะ และเครื่องมือที่พร้อมใช้งานสําหรับการกําหนดค่า Intel FPGAs และอุปกรณ์กําหนดค่าการเขียนโปรแกรม |
|
ออนไลน์ |
เรียนรู้ความแตกต่างระหว่างโครงร่างการกําหนดค่าทั้งหมดที่สามารถใช้กําหนดค่า FPGAs ของ Intel |
|
ออนไลน์ |
เรียนรู้เกี่ยวกับอุปกรณ์การกําหนดค่า Intel FPGAs ตัวโหลดแฟลชแบบอนุกรมและแบบขนานและโซลูชันการกําหนดค่าแบบฝังตัว |
|
ออนไลน์ |
เรียนรู้คุณสมบัติการกําหนดค่าที่เป็นเอกลักษณ์ที่มีอยู่ในอุปกรณ์ Intel Stratix 10 |
|
ออนไลน์ |
เรียนรู้วิธีการตั้งค่าและดําเนินการ RSU ในอุปกรณ์ Intel MAX 10 |
|
ออนไลน์ |
เรียนรู้โฟลว์และเครื่องมือที่พร้อมใช้งานเพื่อปรับแต่งและสร้างซอฟต์แวร์การบูตขั้นที่สองอย่างรวดเร็ว |
|
ออนไลน์ |
เรียนรู้วิธีการสร้างและตั้งโปรแกรม Intel® Arria® 10 SoC FPGAs ด้วยและเข้ารหัสและ / หรือเซ็นชื่อในภาพบูตขั้นที่สอง |
|
บรรเทาเหตุการณ์เดียวอารมณ์เสียใน Intel Arria 10 และ Intel Cyclone 10 อุปกรณ์ GX |
ออนไลน์ |
เรียนรู้คุณสมบัติของตระกูลอุปกรณ์ Intel® Arria® 10 และ Intel Cyclone 10 GX ที่สามารถใช้ในการออกแบบโซลูชันการลด SEU ของคุณเอง |
ออนไลน์ |
เรียนรู้วิธีการปรับปรุงโซลูชันการประมวลผลความไวของคุณโดยเสริมเทคนิคการลดอารมณ์เสียเหตุการณ์เดียว (SEU) ด้วยคุณสมบัติที่เรียกว่าการติดแท็กลําดับชั้น |
|
ออนไลน์ |
เรียนรู้เกี่ยวกับแกน IP ฉีดผิดพลาดและซอฟต์แวร์ดีบักเกอร์ฉีดผิดเพื่อลดความล้มเหลวในเวลา (FIT) อัตรา |
|
ออนไลน์ |
เรียนรู้วิธีการใช้อินเทอร์เฟซแฟลชอนุกรมทั่วไป Intel FPGA IP Core เพื่อตั้งโปรแกรมอุปกรณ์แฟลชประเภทอินเทอร์เฟซอุปกรณ์ต่อพ่วงแบบอนุกรม (SPI) |
|
ออนไลน์ |
เรียนรู้เกี่ยวกับระบบย่อยหน่วยประมวลผลแบบแข็ง (HPS) ที่พบบนพายุไซโคลน V, Arria V และ Arria 10 SoCs การฝึกอบรมออนไลน์ประกอบด้วยข้อมูลเกี่ยวกับตัวควบคุมการจัดเก็บข้อมูลที่ไม่ระเหยและโปรโตคอลอินเทอร์เฟซต่างๆ |
|
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: บทนําและการกําหนดโครงการ |
ออนไลน์ |
การฝึกอบรมการกําหนดค่าบางส่วนส่วนที่ 1 จาก 4 ส่วนนี้ของการฝึกอบรมจะแนะนําให้คุณรู้จักกับคุณสมบัติการประชาสัมพันธ์และขั้นตอนการออกแบบทั่วไปสําหรับการออกแบบ PR นอกจากนี้คุณยังจะได้เรียนรู้เกี่ยวกับพาร์ติชันการออกแบบและการมอบหมายภูมิภาค Logic Lock งานที่จําเป็นสําหรับการใช้การออกแบบ PR และคําแนะนําสําหรับวิธีการแปลพื้นการออกแบบสําหรับการประชาสัมพันธ์ |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: แนวทางการออกแบบและข้อกําหนดของโฮสต์ |
ออนไลน์ |
การฝึกอบรมการกําหนดค่าบางส่วนส่วนที่ 2 จาก 4 ส่วนนี้ของการฝึกอบรมกล่าวถึงแนวทางในการสร้างการออกแบบ PR รวมถึงการสร้างซูเปอร์เซ็ตพอร์ตและตรรกะการแช่แข็ง นอกจากนี้ยังกล่าวถึงข้อกําหนดสําหรับโฮสต์ PR ตรรกะที่เพิ่มลงในพื้นที่คงที่ของการออกแบบหรืออุปกรณ์ภายนอกเพื่อควบคุมการดําเนินการประชาสัมพันธ์ |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: PR โฮสต์ IP และการใช้งาน |
ออนไลน์ |
การฝึกอบรมการกําหนดค่าบางส่วนส่วนที่ 3 จาก 4 ส่วนนี้ของการฝึกอบรมกล่าวถึง IP PR ทั้งหมดที่รวมอยู่ในซอฟต์แวร์ Intel Quartus Prime รวมถึง IP ตัวควบคุม PR, IP ตัวควบคุมภูมิภาคและ IP สะพานแช่แข็ง นอกจากนี้คุณยังจะเห็นวิธีการใช้ IP เหล่านี้เพื่อใช้การออกแบบโฮสต์ภายในหรือภายนอก |
การกําหนดค่าใหม่บางส่วนสําหรับอุปกรณ์ Intel FPGA: ไฟล์เอาต์พุตและการสาธิต |
ออนไลน์ |
การฝึกอบรมการกําหนดค่าบางส่วนส่วนที่ 4 จาก 4 ส่วนสุดท้ายของการฝึกอบรมนี้กล่าวถึงขั้นตอนการออกแบบทั้งหมดสําหรับโครงการประชาสัมพันธ์ นอกจากนี้ยังดูที่ไฟล์ที่ส่งออกจากโฟลว์ นอกจากนี้ยังมีการสาธิตการออกแบบ PR ที่สมบูรณ์และใช้งานได้โดยใช้ชุดพัฒนา Intel Arria 10 GX |
ชื่อเรื่อง |
การบรรยาย |
|---|---|
การใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ FPGAs ของ Intel |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีใช้การออกแบบการกําหนดค่าใหม่บางส่วนภายใน Qsys สําหรับ Intel FPGAs |
อัพเกรดระบบระยะไกลและอัปเดตข้อมูล EPCQ ผ่านคอนโซลระบบบนพายุไซโคลน 10 LP FPGA |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีการอัปเกรดระบบระยะไกลบน Intel Cyclone 10 LP FPGA |
ดูวิดีโอนี้เพื่อเรียนรู้วิธีการกําหนดค่าอุปกรณ์ Intel Arria 10 ของคุณโดยใช้โปรโตคอล PCIe |
|
วิธีปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายเครื่องในห่วงโซ่ JTAG เดียว Part1 |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีโซ่ JTAG หลายอุปกรณ์ |
วิธีปรับแต่งไฟล์ JAM สําหรับอุปกรณ์ JTAG หลายเครื่องในโซ่ JTAG เดียว Part2 |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับการปรับแต่งไฟล์ JAM สําหรับบอร์ดที่มีโซ่ JTAG หลายอุปกรณ์ |
วิธีดําเนินการกําหนดค่าอนุกรมที่ใช้งานอยู่ (AS) ผ่านอินเทอร์เฟซ JTAG โดยใช้ตัวโหลดแฟลชอนุกรมแกน IP |
ดูวิดีโอนี้เพื่อเรียนรู้เกี่ยวกับโครงร่างการกําหนดค่าอื่นที่ไม่ใช่การกําหนดค่า JTAG ปกติ นอกจากนี้วิดีโอนี้ยังครอบคลุมแกน IP ตัวโหลดแฟลชอนุกรม (SFL) |
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้