IP เอฟพีจีเอ MAC Ethernet 10G การหน่วงเวลาต่ำ
คอร์ IP เอฟพีจีเอ MAC Ethernet 10G (soft IP) ให้การหน่วง round-trip ต่ำ และ resource footprint ที่มีประสิทธิภาพ คอร์ทรัพย์สินทางปัญญา (IP) ให้คุณลักษณะหลากหลายตามรายการ ซึ่ง่สามารถตั้งโปรแกรมได้ IP นี้สามารถใช้ร่วมกับคอร์ IP เอฟพีจีเอ Multi-Rate PHY ใหม่เพื่อรองรับช่วงอัตราข้อมูล 10M/100M/1G ถึง 10G
อ่านคู่มือผู้ใช้ IP FPGA MAC Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ฟังก์ชัน MegaCore MAC Ethernet 10-Gbps ›
อ่านคู่มือผู้ใช้ IP FPGA MAC Agilex™ 5 Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP FPGA MAC™ Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP Stratix® 10 FPGA MAC Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP Arria® 10 FPGA MAC Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP Cyclone® FPGA 10 GX MAC Ethernet 10G การหน่วงเวลาต่ํา ›
อ่านคู่มือผู้ใช้ F-Tile Ethernet 10G MAC Intel® FPGA IP ความหน่วงต่ํา ›
อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ F-Tile Ethernet 10G MAC Intel® FPGA IP การหน่วงเวลาต่ํา ›
IP เอฟพีจีเอ MAC Ethernet 10G การหน่วงเวลาต่ำ
คอร์ IP FPGA MAC Ethernet 10G ดั้งเดิมยังคงให้ชุดคุณสมบัติเต็มพิ่มสําหรับแอปพลิเคชันที่รองรับ Stratix®FPGAs V และตระกูล FPGA รุ่นก่อนหน้า
ฟังก์ชัน MAC และ PHY 10GE พร้อมคุณสมบัติตัวเลือกต่างๆ ที่สามารถใช้งานได้กับ Hard IP บนอุปกรณ์ Stratix® 10 พร้อม E-tile สามารถหารายละเอียดเพิ่มเติมได้ที่ Stratix® 10 FPGA E-Tile Hard IP สําหรับคอร์ IP อีเธอร์เน็ต
คุณสมบัติ
คอร์ IP FPGA นี้ถูกออกแบบให้เป็นไปตามมาตรฐานอีเธอร์เน็ต IEEE 802.3–2008 ซึ่งดูได้ที่เว็บไซต์ IEEE (www.ieee.org) คอร์ IP FPGA MAC 10GbE การหน่วงเวลาต่ําหลากหลายรูปแบบ รวมถึง MAC ในโหมดฟูลดูเพล็กซ์เท่านั้น รูปแบบคอร์หลากหลายให้คุณสมบัติดังต่อไปนี้:
คุณสมบัติ MAC:
- MAC แบบฟูลดูเพล็กซ์ใน 8 โหมดการทำงาน: 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G และ 10M/100M/1G/2.5G/10G
- โหมดการทำงานที่เลือก 3 แบบ: MAC TX block, MAC RX block, and MAC TX และ RX blocks โหมดรีจิสเตอร์ 10GBASE-R สำหรับพาธข้อมูล TX และ RX ใช้งานการหน่วงเวลาที่ต่ำกว่า
- โหมด promiscuous (transparent) ที่ตั้งโปรแกรมได้
- คุณสมบัติทิศทางเดียวที่ระบุในมาตรฐาน IEEE 802.3 (ย่อหน้าที่ 66) การควบคุมการไหลแบบ Priority-based (PFC) และ pause quanta ที่ตั้งโปรแกรมได้ รองรับ 2 ถึง 8 คิว priority
- ด้านไคลเอนต์: อินเทอร์เฟซการสตรีม Avalon® 32 บิต (Avalon-ST)
- การจัดการ: อินเตอร์เฟซ Avalon-MM 32 บิต
- ด้าน PHY: XGMII 32 บิต สำหรับ 10GbE, GMII 16 บิต สำหรับ 2.5GbE, GMII 8 บิต สำหรับ 1GbE หรือ MII 4 บิต สำหรับ 10M/100M
คุณสมบัติการควบคุมโครงสร้างเฟรม:
- เครือข่ายในพื้นที่เสมือนจริง (VLAN) และการถอดรหัสเฟรมสแต็ค VLAN tagged (ประเภท 'h8100)
- โค้ด Cyclic redundancy (CRC)- 32 การคำนวณ และ insertion บนพาธข้อมูล TX ตัวเลือก CRC checking และ forwarding บนพาธข้อมูล RX
- Deficit idle counter (DIC) เพื่อการปรับประสิทธิภาพช่องว่างระหว่างแพ็คเก็ตมาตรฐาน (IPG) สำหรับแอปพลิเคชัน LAN รองรับ IP ที่ตั้งโปรแกรมได้
- การควบคุมการไหลของอีเธอร์เน็ตโดยใช้เฟรม Pause
- เฟรมข้อมูลเครื่องส่ง (TX) และเครื่องรับ (RX) ขนาดสูงสุดที่ตั้งโปรแกรมได้ ถึง 64 กิโลไบต์ (KB)
- โหมดการส่งผ่านฟิลด์ Preamble บนพาธข้อมูล TX และ RX ซึ่งรองรับผู้ใช้กำหนด Preamble ในเฟรมไคลเอนต์
- ตัวเลือก padding insertion บนพาธข้อมูล TX และ termination บนพาธข้อมูล RX
การตรวจสอบและค่าสถิติเฟรม:
- ตัวเลือก CRC checking และ forwarding บนพาธข้อมูล RX
- ตัวเลือกกลุ่มสถิติบนพาธข้อมูล TX และ RX
ตัวเลือก Timestamping ตามที่ระบุในมาตรฐาน IEEE 1588v2 สำหรับการปรับตั้งค่าดังนี้:
- คอร์ IP 10GbE MAC และ 10GBASE-R PHY
- คอร์ IP 1G/10GbE MAC และ 1G/10GbE PHY
- 1G/2.5GbE MAC และคอร์ IP PHY Multirate Ethernet 1G/2.5G
- 1G/2.5G/10GbE MAC และคอร์ IP PHY Ethernet Multirate 1G/2.5G/10G (MGBASE-T)
- คอร์ IP 10M-10GbE PHY และ 10M/100M/1G/10GbE MAC
- 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC พร้อมคอร์ IP FPGA อีเทอร์เน็ตหลายอัตรา 1G/2.5G/5G/10G
สถานะ IP
สถานะ |
การผลิต |
รหัสการสั่งซื้อ |
|
IP เอฟพีจีเอ MAC Ethernet 10G การหน่วงเวลาต่ำ (ไม่มีคุณสมบัติ IEEE 1588v2) |
IP-10GEUMAC |
IP เอฟพีจีเอ MAC Ethernet 10G การหน่วงเวลาต่ำ (มีคุณสมบัติ IEEE 1588v2) |
IP-10GEUMACF |
ฟังก์ชัน MAC MegaCore อีเทอร์เน็ต 10 Gbps |
IP-10GETHMAC |
ลิงก์ที่เกี่ยวข้อง
เอกสาร
- คู่มือผู้ใช้ IP เอฟพีจีเอ MAC ethernet 10G การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ฟังก์ชัน MegaCore MAC ethernet 10 Gbps ดั้งเดิม
- คู่มือผู้ใช้ IP เอฟพีจีเอ Agilex™ 5 MAC Ethernet 10G การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Agilex™ 5 MAC Ethernet 10G การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Stratix® 10 MAC ethernet 10G การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Arria® 10 MAC ethernet 10G การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Cyclone® 10 MAC ethernet 10G การหน่วงเวลาต่ำ
บอร์ดการพัฒนา
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว