IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ

คอร์ IP เอฟพีจีเอ Intel® MAC Ethernet 10G (soft IP) ให้การหน่วง round-trip ต่ำ และ resource footprint ที่มีประสิทธิภาพ คอร์ทรัพย์สินทางปัญญา (IP) ให้คุณลักษณะหลากหลายตามรายการ ซึ่ง่สามารถตั้งโปรแกรมได้ IP นี้สามารถใช้ร่วมกับคอร์ IP เอฟพีจีเอ Intel® PHY Multi-Rate เพื่อสนับสนุนอัตราการโอนถ่ายข้อมูล 10M/100M/1G จนถึง 10G

อ่านคู่มือผู้ใช้ IP เอฟพีจีเอ Intel® MAC Ethernet 10G การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ฟังก์ชัน MegaCore MAC Ethernet 10-Gbps ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Intel® Stratix® 10 MAC Ethernet 10G การหน่วงเวลาต่ำ ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Intel® Arria® 10 MAC Ethernet 10G การหน่วงเวลาต่ำ ›

คู่มือผู้ใช้ตัวอย่างการออกแบบ IP เอฟพีจีเอ Intel® Cyclone® 10 GX MAC Ethernet 10G การหน่วงเวลาต่ำ ›

IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ

คอร์ IP เอฟพีจีเอ Intel® MAC Ethernet 10G ดั้งเดิมยังคงให้ชุดคุณสมบัติเต็มพิกัดสำหรับแอปพลิเคชันที่รองรับเอฟพีจีเอ Stratix® V โดยเฉพาะ และตระกูลเอฟพีจีเอรุ่นก่อนหน้า

ฟังก์ชัน MAC และ PHY 10GE พร้อมคุณสมบัติตัวเลือกต่างๆ ที่สามารถใช้งานได้กับ Hard IP บนอุปกรณ์ Intel® Stratix® 10 พร้อม E-tile สามารถหารายละเอียดเพิ่มเติมได้จากเอฟพีจีเอ Intel® Stratix 10 E-Tile Hard IP สำหรับคอร์ IP อีเธอร์เน็ต

คุณสมบัติ

คอร์ IP Intel® นี้ถูกออกแบบให้ตรงกับมาตรฐานอีเธอร์เน็ต IEEE 802.3–2008 ซึ่งดูได้ที่เว็บไซต์ IEEE (www.ieee.org) คอร์ IP เอฟพีจีเอ Intel® MAC 10Gbe การหน่วงเวลาต่ำหลากหลายรูปแบบ โดยรวม MAC ในโหมดฟูลดูเพล็กซ์เท่านั้น รูปแบบคอร์หลากหลายให้คุณสมบัติดังต่อไปนี้:

คุณสมบัติ MAC:

  • MAC แบบฟูลดูเพล็กซ์ใน 8 โหมดการทำงาน: 10G, 1G/10G, 1G/2.5G, 1G/2.5G/10G, 10M/100M/1G/2.5G/5G/10G (USXGMII), 10M/100M/1G/10G, 10M/100M/1G/2.5G และ 10M/100M/1G/2.5G/10G
  • โหมดการทำงานที่เลือก 3 แบบ: MAC TX block, MAC RX block, and MAC TX และ RX blocks โหมดรีจิสเตอร์ 10GBASE-R สำหรับพาธข้อมูล TX และ RX ใช้งานการหน่วงเวลาที่ต่ำกว่า
  • โหมด promiscuous (transparent) ที่ตั้งโปรแกรมได้
  • คุณสมบัติทิศทางเดียวที่ระบุในมาตรฐาน IEEE 802.3 (ย่อหน้าที่ 66) การควบคุมการไหลแบบ Priority-based (PFC) และ pause quanta ที่ตั้งโปรแกรมได้ รองรับ 2 ถึง 8 คิว priority
อินเทอร์เฟซ:
  • ด้านไคลเอนต์: อินเตอร์เฟซ Avalon® streaming 32 บิต (Avalon-ST)
  • การจัดการ: อินเตอร์เฟซ Avalon-MM 32 บิต
  • ด้าน PHY: XGMII 32 บิต สำหรับ 10GbE, GMII 16 บิต สำหรับ 2.5GbE, GMII 8 บิต สำหรับ 1GbE หรือ MII 4 บิต สำหรับ 10M/100M

คุณสมบัติการควบคุมโครงสร้างเฟรม:

  • เครือข่ายในพื้นที่เสมือนจริง (VLAN) และการถอดรหัสเฟรมสแต็ค VLAN tagged (ประเภท 'h8100)
  • โค้ด Cyclic redundancy (CRC)- 32 การคำนวณ และ insertion บนพาธข้อมูล TX ตัวเลือก CRC checking และ forwarding บนพาธข้อมูล RX
  • Deficit idle counter (DIC) เพื่อการปรับประสิทธิภาพช่องว่างระหว่างแพ็คเก็ตมาตรฐาน (IPG) สำหรับแอปพลิเคชัน LAN รองรับ IP ที่ตั้งโปรแกรมได้
  • การควบคุมการไหลของอีเธอร์เน็ตโดยใช้เฟรม Pause
  • เฟรมข้อมูลเครื่องส่ง (TX) และเครื่องรับ (RX) ขนาดสูงสุดที่ตั้งโปรแกรมได้ ถึง 64 กิโลไบต์ (KB)
  • โหมดการส่งผ่านฟิลด์ Preamble บนพาธข้อมูล TX และ RX ซึ่งรองรับผู้ใช้กำหนด Preamble ในเฟรมไคลเอนต์
  • ตัวเลือก padding insertion บนพาธข้อมูล TX และ termination บนพาธข้อมูล RX

การตรวจสอบและค่าสถิติเฟรม:

  • ตัวเลือก CRC checking และ forwarding บนพาธข้อมูล RX
  • ตัวเลือกกลุ่มสถิติบนพาธข้อมูล TX และ RX

ตัวเลือก Timestamping ตามที่ระบุในมาตรฐาน IEEE 1588v2 สำหรับการปรับตั้งค่าดังนี้:

  • คอร์ IP 10GbE MAC และ 10GBASE-R PHY
  • คอร์ IP 1G/10GbE MAC และ 1G/10GbE PHY
  • 1G/2.5GbE MAC และคอร์ IP PHY Multirate Ethernet 1G/2.5G
  • 1G/2.5G/10GbE MAC และคอร์ IP PHY Ethernet Multirate 1G/2.5G/10G (MGBASE-T)
  • คอร์ IP 10M-10GbE PHY และ 10M/100M/1G/10GbE MAC
  • 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC และคอร์ IP เอฟพีจีเอ Intel® Ethernet Multirate 1G/2.5G/5G/10G

สถานะ IP

สถานะ

การผลิต

รหัสการสั่งซื้อ

MAC Intel® FPGA IP อีเทอร์เน็ต 10G เวลาแฝงต่ำ (ไม่มีคุณสมบัติ IEEE 1588v2)

IP-10GEUMAC

MAC Intel® FPGA IP อีเทอร์เน็ต 10G เวลาแฝงต่ำ (มีคุณสมบัติ IEEE 1588v2)

IP-10GEUMACF

ฟังก์ชัน MAC MegaCore อีเทอร์เน็ต 10 Gbps

IP-10GETHMAC
ดูทั้งหมด แสดงน้อยลง

เมตริกคุณภาพ IP

เบื้องต้น

ความหน่วงต่ำ

ปีที่ IP เปิดตัวครั้งแรก

2012

2013

รองรับซอฟต์แวร์การออกแบบ Intel Quartus Prime รุ่นล่าสุด

16.1

18.1

สถานะ

การผลิต

การผลิต

สินค้าส่งมอบ

ความหน่วงต่ำ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    เอกสารที่มีการควบคุมการแก้ไข

    ไฟล์ Readme.txt

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

Y

ภาษาต้นทาง

Verilog

Verilog

ภาษา Testbench

มีไดรเวอร์ซอฟต์แวร์ให้

N

N

รองรับระบบปฏิบัติการไดรเวอร์

การปรับใช้

ความหน่วงต่ำ

อินเตอร์เฟซสำหรับผู้ใช้

Avalon-ST (พาธข้อมูล)

Avalon-MM (การจัดการ)

Avalon-ST (พาธข้อมูล)

Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

N

การตรวจรับรอง

ความหน่วงต่ำ

รองรับการจำลอง

Mentor Graphics*

Synopsys*

Cadence*

Mentor Graphics*

Synopsys*

Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

Stratix V

Intel Arria 10

Intel Stratix 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

UNH IEEE 802.3

UNH IEEE 802.3

หากมี มีการทดสอบใดบ้าง

ย่อหน้าที่ 4, 31, 46 และ 49

ย่อหน้าที่ 4, 31, 46 และ 49

หากใช้ บนเอฟพีจีเอ Intel ใด

Stratix V

Stratix V

หากมี ระบุวันที่ที่ดำเนินการ

2011

2015

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ความสามารถในการใช้งานร่วมกัน

ความหน่วงต่ำ

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

N

หากใช้ มีอยู่บนเอฟพีจีเอ Intel ใด

Stratix V

มีรายงานการทำงานร่วมกัน

Y

ดูทั้งหมด แสดงน้อยลง

ลิงก์ที่เกี่ยวข้อง

เอกสาร

บอร์ดการพัฒนา

การสนับสนุนอุปกรณ์

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์