E-Tile Hard IP สำหรับเอฟพีจีเอ Intel® Agilex™ และ Intel® Stratix® 10

เอฟพีจีเอ Intel® Agilex™ และ Intel® Stratix® 10 E-Tile ได้รวมสแต็คโปรโตคอลอีเธอร์เน็ต Hardened ที่ปรับตั้งค่าได้ ซึ่งรองรับกับมาตรอีเธอร์เน็ตความเร็วสูง IEEE 802.3 และข้อมูลจำเพาะอีเธอร์เน็ต 25G และ 50G ของ Ethernet Consortium 25G Draft 1.6 คอร์ทรัพย์สินทางปัญญา (IP) ให้การเข้าถึง Hard IP นี้ที่อัตราการโอนถ่ายข้อมูลที่ 10 Gbps, 25 Gbps และ 100 Gbps

อ่านคู่มือผู้ใช้ E-tile Hard IP ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 E-tile Hard IP ›

คู่มือผู้ใช้ E-tile Hard IP Intel® Stratix® 10 Design Example ›

คู่มือผู้ใช้ E-tile Hard IP Intel® Agilex™ Design Example ›

E-Tile Hard IP สำหรับเอฟพีจีเอ Intel® Agilex™ และ Intel® Stratix® 10

IP อีเธอร์เน็ต

โปรโตคอล

จำนวนเลนและอัตราบรรทัด

100GbE

100GBASE-KR4

100GBASE-CR4

CAUI-4

CAUI-2

ตัวรับส่งสัญญาณไม่กลับสู่ศูนย์ (NRZ) 4x25.78125 Gbps สำหรับ copper backplane

4x25.78125 Gbps NRZ สำหรับเคเบิลทองแดงแบบต่อโดยตรง

4x25.78125 Gbps NRZ สำหรับลิงค์ low-loss: Chip-to-chip หรือ chip-to-module

2x53.1 Gbps PAM4 สำหรับลิงค์ low-loss: Chip-to-chip, chip-to-module และตัวแปลงดิจิทัลเป็นอะนาล็อก (DAC)

25GbE

25GBASE-KR

25GBASE-CR

25GBASE-R AUI

ลิงค์ Consortium 25GBASE-R

Gbps สำหรับ backplane

Gbps สำหรับเคเบิลทองแดงแบบต่อโดยตรง

Gbps สำหรับการเชื่อมต่อ low-loss ไปยังโมดูล PHY ภายนอก

Gbps ตามข้อกำหนด 25G/50G consortium

10GbE

10GBASE-KR

10GBASE-CR

10.3125 Gbps สำหรับ backplane

เลน 10.3125 Gbps สำหรับเคเบิลทองแดงแบบต่อโดยตรง

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2018

รองรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชันแรก

16.1

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    เอกสารที่มีการควบคุมการแก้ไข

    ไฟล์ Readme.txt

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

ไม่ระบุ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

ไม่ระบุ

มีไดรเวอร์ซอฟต์แวร์ให้

N

รองรับระบบปฏิบัติการไดรเวอร์

ไม่ระบุ

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon®-ST (พาธข้อมูล), Avalon-MM (การจัดการ)

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

Mentor Graphics*, Synopsys*, Cadence*

ตรวจสอบฮาร์ดแวร์แล้ว

อุปกรณ์ Intel Agilex และ Intel Stratix 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

หากมี มีการทดสอบใดบ้าง

ไม่ระบุ

หากใช้ บนเอฟพีจีเอ Intel ใด

ไม่ระบุ

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

Y

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากใช้ มีอยู่บนเอฟพีจีเอ Intel ใด

อุปกรณ์ Intel Stratix 10 TX

มีรายงานการทำงานร่วมกัน

Y