Intel® Agilex™ 7 และ Intel® Stratix® 10 FPGA E-Tile Hard IP

Intel® Agilex™ 7 และ Intel® Stratix® 10 FPGA E-Tile ได้รวมสแต็คโปรโตคอลอีเธอร์เน็ต Hardened ที่ปรับตั้งค่าได้ ซึ่งรองรับกับมาตรอีเธอร์เน็ตความเร็วสูง IEEE 802.3 และข้อมูลจําเพาะอีเธอร์เน็ต 25G และ 50G ของ Ethernet Consortium 25G Draft 1.6 คอร์ทรัพย์สินทางปัญญา (IP) ให้การเข้าถึง Hard IP นี้ที่อัตราการโอนถ่ายข้อมูลที่ 10 Gbps, 25 Gbps และ 100 Gbps

อ่านคู่มือผู้ใช้ E-Tile Hard IP ›

อ่านคู่มือผู้ใช้ E-Tile Hard IP Agilex™ 7 Design Example ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ E-Tile Hard IP Stratix® 10 ›

Intel® Agilex™ 7 และ Intel® Stratix® 10 FPGA E-Tile Hard IP

สแต็คโปรโตคอลอีเธอร์เน็ต Hardened

คอร์ IP มีพร้อมใช้งานในตัวแปรที่หลากหลาย โดยแต่ละตัวแปรให้ชุดคุณสมบัติและช่องอีเธอร์เน็ตที่แตกต่างกันไป

  • หนึ่งในสี่ช่อง 10GbE/25GbE พร้อม Reed-Solomon Forward Error Correction (RS-FEC) ที่เลือกสรรได้
  • ช่องสัญญาณ 100G พร้อมตัวเลือก RS-FEC สำหรับโหมด CAUI-4 หรือ CAUI-2
  • การกำหนดค่าแบบไดนามิกระหว่างช่อง 10GbE/25GbE เดียวถึงสี่ช่อง หรือหนึ่งช่อง 100GbE

ตัวแปรทั้งหมดให้ตัวเลือก Precision Time Protocol (PTP) ตามมาตรฐาน IEEE 1588v2 ผู้ใช้สามารถเลือกรูปแบบ media access control (MAC) และเลเยอร์ย่อยทางเข้ารหัสทางกายภาพ (PCS) แบบ PCS-only, Flexible Ethernet (FlexE) หรือ Optical Transport Network (OTN)

โปรโตคอลอีเธอร์เน็ต

IP อีเธอร์เน็ต

โปรโตคอล

จำนวนเลนและอัตราบรรทัด

100GbE

100GBASE-KR4

100GBASE-CR4

CAUI-4

CAUI-2

ตัวรับส่งสัญญาณไม่กลับสู่ศูนย์ (NRZ) 4x25.78125 Gbps สำหรับ copper backplane

4x25.78125 Gbps NRZ สำหรับเคเบิลทองแดงแบบต่อโดยตรง

4x25.78125 Gbps NRZ สำหรับลิงค์ low-loss: Chip-to-chip หรือ chip-to-module

2x53.1 Gbps PAM4 สำหรับลิงค์ low-loss: Chip-to-chip, chip-to-module และตัวแปลงดิจิทัลเป็นอะนาล็อก (DAC)

25GbE

25GBASE-KR

25GBASE-CR

25GBASE-R AUI

ลิงค์ Consortium 25GBASE-R

Gbps สำหรับ backplane

Gbps สำหรับเคเบิลทองแดงแบบต่อโดยตรง

Gbps สำหรับการเชื่อมต่อ low-loss ไปยังโมดูล PHY ภายนอก

Gbps ตามข้อกำหนด 25G/50G consortium

10GbE

10GBASE-KR

10GBASE-CR

10.3125 Gbps สำหรับ backplane

เลน 10.3125 Gbps สำหรับเคเบิลทองแดงแบบต่อโดยตรง
ดูทั้งหมด แสดงน้อยลง

คุณสมบัติ

คอร์ IP ถูกออกแบบตามมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ตามข้อมูลอยู่บนเว็บไซต์ IEEE (www.ieee.org) และข้อกำหนดอีเธอร์เน็ต 25G และ 50G ของ Ethernet Consortium 25G Draft 1.6 MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง และรองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น รูปแบบคอร์ IP ทั้งหมดอยู่ในโหมดฟูลดูเพล็กซ์ รายการคุณสมบัติ IP อยู่ด้านล่างนี้:

PHY:

  • อินเทอร์เฟซ CAUI ภายนอกประกอบด้วยช่องทางรับส่งสัญญาณแบบอนุกรมอย่างหนักของเอฟพีจีเอสี่ช่องที่ทำงานที่ 25.78125 Gbps
  • อินเตอร์เฟซภายนอก CAUI-2 พร้อม 2 เลนตัวรับส่งสัญญาณทำงานที่ 53.125 Gbps พร้อมการเข้ารหัส PAM4
  • อินเตอร์เฟซภายนอก CAUI 25G พร้อม 1 เลนตัวรับส่งสัญญาณทำงานที่ 25.78125 Gbps
  • อินเตอร์เฟซภายนอก CAUI 10G พร้อม 1 เลนตัวรับส่งสัญญาณทำงานที่ 10.3125 Gbps
  • รองรับลิงค์ CAUI-4 ตามการเข้ารหัส 64B/66B พร้อม data striping และ alignment marker เพื่อการจัดเรียงข้อมูลจากเลนที่หลากหลาย
  • ตัวเลือก Reed-Solomon Forward Error Correction RS-FEC (528,514) หรือ RS-FEC (544,514)
  • รองรับตัวแปรเปลี่ยน 10G, 25G และ 100G
  • Auto-negotiation (AN) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 73 และตาราง Ethernet Consortium 25G Draft 1.6
  • Link training (LT) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 92 และ 93 และตาราง Ethernet Consortium 25G Draft 1.6
  • ตัวเลือก Deficit Idle Counter (DIC) เพื่อรักษาค่ามาตรฐานต่ำสุดของช่องว่างระหว่างแพ็คเก็ต (IPG) ควบคุมที่ 8 ไบต์, 10 ไบต์ หรือ 12 ไบต์ หรือให้ผู้ใช้เพิ่ม IPG จากอินเตอร์เฟซไคลเอนต์
  • Skew Variation Tolerance เครื่องรับ (RX) ที่เกินกว่าข้อกำหนดย่อหน้าที่ 80.5 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015

การควบคุมโครงสร้างเฟรม:

  • รองรับแพ็กเก็ตขนาดจัมโบ้
  • RX การตรวจสอบ Cyclic Redundancy Check (CRC) การควบคุมการส่งผ่าน
  • Lane Skew Tolerance ของ RX 1000 บิตสำหรับลิงค์ 100G ซึ่งเกินกว่าข้อกำหนดย่อหน้าที่ 82.2.12 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015
  • การสร้างและการแทรก CRC ของตัวรับส่งสัญญาณต่อแพ็คเก็ต (TX)
  • ตัวเลือก Preamble Pass-Through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
  • ตัวเลือก TX MAC Source Address Insertion
  • Frame padding อัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์ บนลิงค์อีเธอร์เน็ต ตัวเลือกการปิดการใช้งาน per-packet ของคุณสมบัตินี้
  • ความสามารถในการ Insert ข้อผิดพลาด TX ที่รองรับ Client Invalidation ของอินพุต In-Progress ไปยัง TX อินเตอร์เฟซไคลเอนต์

การตรวจสอบและค่าสถิติเฟรม:

  • การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  • ตัวเลือกการตรวจสอบ RX Strict Start Frame Delimiter (SFD) ตามข้อกำหนด IEEE
  • ตัวเลือกการตรวจสอบ RX Strict Preamble ตามข้อกำหนด IEEE
  • การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
  • มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
  • สถิติที่แม่นยำ
  • คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
  • ตัวเลือกสัญญาณข้อผิดพลาด: ตรวจจับและรายงานข้อผิดพลาดโลคอล และสร้างข้อผิดพลาดระยะไกล โดยรองรับข้อผิดพลาดลิงค์การเชื่อมโยงทิศทางเดียว ตามที่นิยามในมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ย่อหน้าที่ 66

การควบคุมการไหล:

  • ตัวเลือกมาตรฐานอีเธอร์เน็ต IEEE 802.3-2015 ย่อหน้าที่ 31 การควบคุมการไหลของอีเธอร์เน็ตโดยการใช้ pause register หรือ pause interface
  • ตัวเลือกการควบคุมการไหลแบบ priority-based ที่ตรงตามมาตรฐาน IEEE 802.1Q-2014 - ข้อ 17: การควบคุมการไหลแบบ Priority-based
  • หยุดการควบคุมการกรองเฟรมชั่วคราว
  • ซอฟต์แวร์สามารถสลับโฟลว์ข้อมูล TX MAC ในพื้นที่แบบไดนามิกเพื่อตัดกระแสอินพุตที่เลือกได้

Precision Time Protocol (PTP):

  • ตัวเลือกการรองรับมาตรฐาน IEEE 1588v2 PTP
  • ไทม์สแตมป์ 1 ขั้นตอน (1588v1 และ 1588v2) และ 2 ขั้นตอน TX
  • รองรับ PTP Header ในรูปแบบเฟรมที่หลากหลาย รวมถึง Ethernet Encapsulation UDP ใน IPv4 และ UDP ใน IPv6
  • รองรับสำหรับการคำนวณไบต์ Checksum Zero และ Checksum Extension
  • รองรับการแก้ไขฟิลด์
  • ความหน่วงเพิ่มเติมและความหน่วงไม่สมมาตรอิสระที่สามารถตั้งโปรแกรมได้

OTN:

  • ตัวเลือก Constant Bit Rate (CBR) 25/50GbE พร้อม TX และการเข้ารหัส RX PCS 66 บิต และการปิดการใช้งาน Scrambling
  • ตัวเลือก 25/50GbE CBR พร้อมคุณสมบัติ Full MAC และ PCS 66 บิต

อินเตอร์เฟซระบบผู้ใช้:

  • อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  • อินเตอร์เฟซพาธข้อมูล Avalon-ST เชื่อมต่อ MAC ไปยังลอจิกไคลเอนต์ ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ในรูปแบบ MAC และ PCS อินเตอร์เฟซสำหรับช่อง 100G ที่มี 512 บิต ช่อง 10/25G ที่ใช้ 64 บิต เมื่อเลเยอร์ MAC ถูกเปิดใช้งาน
  • อินเตอร์เฟซพาธข้อมูล MII เชื่อมต่อ PCS ไปยังลอจิกไคลเอนต์ในรูปแบบ PCS เท่านั้น อินเตอร์เฟซสำหรับตัวแปร 100G มีข้อมูลที่ 256 บิต และการควบคม 32 บิต อินเตอร์เฟซสำหรับตัวแปร 10G/25G จะมีข้อมูลที่ 64 บิต และการควบคุมที่ 8 บิต
  • การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์
  • รองรับ Synchronous Ethernet (SyncE) โดยให้สัญญาณส่งออก Clock Data Recovery (CDR) ไปยัง Fabric ของอุปกรณ์

การกำหนดค่าใหม่แบบไดนามิก:

  • รองรับการกำหนดค่าใหม่แบบไดนานิกระหว่างอัตรา Ethernet ที่แตกต่างกัน
  • ตัวอย่างการออกแบบมีให้ไว้เพื่อการปฏิบัติใช้ที่ง่าย

การดีบั๊กและความสามารถในการทดสอบ:

  • ตัวเลือก PMA Loopback แบบอนุกรม (TX ไปยัง RX) ที่ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบการวินิจฉัยตนเอง
  • ตัวเลือก Parallel Loopback (TX ไปยัง RX) ที่ MAC หรือที่ PCS เพื่อการทดสอบต้วยตนเอง
  • ตัวนับข้อผิดพลาด Parity Bit-Interleaved เพื่อตรวจสอบข้อผิดพลาดบิตต่อแเลน PCS
  • ตัวนับบล็อกข้อผิดพลาด RX PCS เพื่อตรวจสอบข้อผิดพลาดในและระหว่างเฟรม
  • ตัวนับแพ็คเก็ตแบบ malformed และ dropped
  • การตรวจจับอัตราบิตผิดพลาดสูง (BER) เพื่อตรวจสอบอัตราบิตผิดพลาดภายในเลน PCS
  • ตัวเลือกการสร้างรูปแบบการทดสอบและการตรวจสอบของ scrambled idle
  • คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
  • ความสามารถในการแทรกข้อผิดพลาด TX เพื่อรองรับการทดสอบและการดีบัก

สถานะ IP

สถานะการสั่งซื้อ

การผลิต

รหัสการสั่งซื้อ

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ IP เอฟพีจีเอ Intel® อีเธอร์เน็ต

IP-ETH-ETILEHIP

IP-ETH-ETILEKRCR - เพื่อเปิดใช้งาน KR/CR (AN/LT) สำหรับ E-Tile Ethernet Hard IP (10GE/25GE/100GE)
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®

ติดต่อฝ่ายขาย

ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์