IP เอฟพีจีเอ Intel® 25G Ethernet

คอร์ IP ปรับใช้ข้อมูลจำเพาะอีเธอร์เน็ต 25G และ 50G Draft 1.4 ของ 25 Gigabit Ethernet Consortium คอร์ IP ประกอบด้วยตัวเลือกที่รงอรับการส่งทิศทางเดียวตามที่นิยามในย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3-2012 อินเตอร์เฟซ Media Access Control (MAC) ของฝั่งลูกค้าสำหรับคอร์ IP 25GbE คืออินเตอร์เฟซ Avalon® streaming (Avalon-ST) 64 บิต ซึ่งรองรับกับตัวรับส่งสัญญาณ 25.78125 Gbps คอร์ IP มีตัวเลือกที่ประกอบด้วย Reed-Solomon forward error correction (FEC) เพื่อรองรับการใช้สายเคเบิลทองแดงแบบต่อตรง (Direct Attach Copper (DAC))

อ่านคู่มือผู้ใช้ IP เอฟพีจีเอ Intel® Arria® 10 Ethernet 25G ›

อ่านคู่มือผู้ใช้ IP เอฟพีจีเอ Intel® Stratix® 10 Ethernet 25G ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ 25G Ethernet Intel® Arria® 10 FPGA IP ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ 25G Ethernet Intel® Stratix® 10 FPGA IP ›

IP เอฟพีจีเอ Intel® 25G Ethernet

คอร์ IP เอฟพีจีเอ Intel Ethernet 25G พร้อมตัวเลือกคุณสมบัติมากมายนั้นมีพร้อมใช้งานในรูปแบบ IP แบบแข็งบนอุปกรณ์ Intel® Stratix® 10 ที่มี E-Tiles เช่นกัน สามารถค้นหารายละเอียดเพิ่มเติมได้ที่หน้า E-Tile Hard IP สำหรับอีเธอร์เน็ต

คุณสมบัติ

PHY:

  • ลอจิกของ Soft PCS ที่เชื่อมต่อผ่านอินเตอร์เฟซอย่างราบรื่นกับเอฟพีจีเอ Intel® Stratix® 10 25.78125 กิกะบิตต่อวินาที (Gbps) หรือกับตัวรับส่งสัญญาณแบบอนุกรม 10.3125 Gbps
  • รองรับสำหรับการกำหนดค่าใหม่อันทรงพลังระหว่างอัตราการถ่ายโอนข้อมูลอีเธอร์เน็ตที่ 25.78125 Gbps และ 10.3125 Gbps
  • Reed-Solomon forward error correction (FEC) ที่เลือกสรรได้

การควบคุมโครงสร้างเฟรม:

  • รองรับแพ็คเกจจัมโบ้ ซึ่งหมายถึงแพ็คเกจที่ใหญ่กว่า 1500 ไบต์
  • CRC removal ตัวรับ (RX) และ pass-through control
  • CRC generation ตัวส่ง (TX) และ insertion
  • ตัวเลือก preamble pass-through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
  • Frame padding อัตโนมัติ TX ที่ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์

การตรวจสอบเฟรมและค่าสถิติ:

  • การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  • การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
  • ตัวเลือกตัวช่วยนับสถิติ
  • ตัวเลือกการตรวจจับสัญญาณเตือนความผิดปกติ และการรายงานข้อผิดพลาดในเครื่อง และสร้าง remote fault ด้วยการรองรับตามย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3ba-2012
  • การโอนถ่ายทิศทางเดียวตามที่นิยามในย่อหน้าที่ 66 ของมาตรฐานอีเธอร์เน็ต IEEE 802.3-2012

การควบคุมการไหล:

  • มาตรฐาน IEEE 802.3 ย่อหน้าที่ 31 และการควบคุมการไหล Priority-Based IEEE 802.1Qbb

การรองรับ Precision time protocol:

  • ตัวเลือกการรองรับโปรโตคอลการปรับเทียบเวลาที่แม่นยำมาตรฐาน IEEE Standard 1588-2008 (1588 PTP) คุณลักษณะนี้รองรับความเร็วการทำงาน PHY ด้วยความแม่นยำของ Timestamp คงที่ที่ ± 3 ns และความแม่นยำ Dynamic Timestamp ที่ ± 1 ns

การดีบั๊กและความสามารถในการทดสอบ:

  • Local loopback PMA แบบอนุกรมที่ตั้งโปรแกรมได้ (TX ไปยัง RX) ในตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบด้วยตนเอง
  • ความสามารถในการ insert ข้อผิดพลาด TX
  • ตัวเลือกการเข้าถึง Altera Debug Master Endpoint (ADME) สำหรับการดีบักการเชื่อมต่อแบบอนุกรม หรือการตรวจสอบความถูกต้องของสัญญาณ PHY

อินเตอร์เฟซระบบผู้ใช้:

  • อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  • อินเทอร์เฟซเส้นทางข้อมูล Avalon® Streaming (Avalon-ST) เชื่อมต่อกับลอจิกไคลเอนต์
  • สามารถปรับแต่งค่าความหน่วงที่ 0 หรือ 3 รอบสัญญาณนาฬิกาสำหรับอินเตอร์เฟซ TX Avalon-ST
  • การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์

สถานะ IP

สถานะ

การผลิต
รหัสการสั่งซื้อ

IP เอฟพีจีเอ Intel® 25G Ethernet

IP-25GEUMACPHY (Arria® 10)
IP-25GEUMACPHY (Intel® Stratix® 10) – ไม่มี FEC ไม่รองรับ PTP
IP-25GEUMACPHYF (Intel® Stratix® 10) – ไม่มี FEC รองรับ PTP
IP-25GEUMACPHYFC (Intel® Stratix® 10) – มี FEC ไม่รองรับ PTP
IP-25GEUMACPHYFFC (Intel® Stratix® 10) – มี FEC รองรับ PTP
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์