คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 100G การหน่วงเวลาต่ำ
คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 100G การหน่วงเวลาต่ำ
ภาพรวม
Intel® มอบความยืดหยุ่น ความสามารถในการปรับขนาด และความสามารถในการกำหนดค่าระดับสูงสุดด้วยอีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core ที่กำหนดเป้าหมายไปยังโครงสร้างพื้นฐานเครือข่ายและศูนย์ข้อมูล อีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core เป็นไปตามมาตรฐาน IEEE 802.3ba-2010 ประกอบด้วย Media Access Control (MAC), PHY, Physical Coding Sublayer (PCS), Physical Media Attachment (PMA) และตัวเลือกบล็อก Forward Error Correction (FEC) นอกจากนี้ยังมีการสนับสนุนการประทับเวลา IEEE 1588v2 และความสามารถในการขับเคลื่อนแบ็คเพลนบน Intel® Stratix® และเอฟพีจีเอ Intel® Arria® ที่รองรับ IP นี้สามารถใช้สำหรับอินเทอร์เฟซแบบ Chip-to-Chip โดยใช้การเชื่อมต่อแบบใช้ทองแดง หรือสำหรับโมดูลตัวรับส่งสัญญาณแบบออปติคัล
คุณสมบัติ
- IP core นี้ได้รับการออกแบบตามมาตรฐาน IEEE 802.3ba-2010 High-Speed Ethernet Standard ซึ่งดูได้ที่เว็บไซต์ IEEE (www.ieee.org) MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง รองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น อีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core รูปแบบต่างๆ ประกอบด้วยส่วนประกอบ MAC และ PHY แบบ Full Duplex และมีคุณสมบัติดังต่อไปนี้:
คุณสมบัติ PHY:
- ลอจิก Soft PCS ที่เชื่อมต่อกับตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอ Intel® Stratix® 10 ที่ 25.78125 Gbps ได้อย่างราบรื่น
- อินเทอร์เฟซ CAUI-4 ภายนอกประกอบด้วยช่องทางรับส่งสัญญาณแบบอนุกรมอย่างหนักของเอฟพีจีเอ 4 ช่องที่ทำงานที่ 25.78125 Gbps
- ตัวเลือก Reed-Solomon forward error correction - RS(528,514) FEC
- รองรับโปรโตคอล Auto-Negotiation/Link Training (AN/LT)
คุณสมบัติการควบคุมโครงสร้างเฟรม:
- รองรับแพ็กเก็ตขนาดจัมโบ้
- การควบคุมการส่งผ่านด้วย TX และ RX cyclic redundancy check (CRC)
- ตัวเลือกการสร้างและการแทรก TX CRC
- ตัวเลือกการส่งผ่านฟิลด์ Preamble ของ RX และ TX สำหรับแอปพลิเคชันที่ต้องการการถ่ายโอนข้อมูลการจัดการผู้ใช้ที่เป็นกรรมสิทธิ์
- การเสริมเฟรมอัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์
การตรวจสอบเฟรมและค่าสถิติ:
- การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
- ตัวเลือกการตรวจสอบฟิลด์ SFD ที่เข้มงวดของ RX ตามข้อกำหนด IEEE
- การตรวจสอบแพ็กเก็ตที่ผิดรูปแบบ RX ตามข้อกำหนด IEEE
- มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
- ตัวนับสถิติที่เป็นตัวเลือก
- ทางเลือกการส่งสัญญาณผิดพลาด: รายงานข้อผิดพลาดในระบบและสร้างข้อผิดพลาดระยะไกล (มาตรฐานอีเธอร์เน็ต IEEE 802.3ba-2012 ข้อ 66)
การควบคุมการไหลเวียนข้อมูล:
- ทางเลือกการดำเนินการควบคุมการไหลเวียนของอีเทอร์เน็ตโดยใช้ Pause Register หรือ Pause Interface (IEEE 802.3 ข้อ 31)
- ทางเลือกการควบคุมการไหลเวียนตามลำดับความสำคัญโดยใช้ Pause Register สำหรับการควบคุมแบบละเอียด (มาตรฐาน IEEE 802.1Qbb-2011, ข้อ 17 ฉบับปรับปรุงแก้ไข)
- การควบคุมการกรองเฟรม Pause
คุณสมบัติการดีบักและการทดสอบ:
- ตัวเลือก PMA loopback แบบอนุกรม (TX ไปยัง RX) ที่ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบการวินิจฉัยตนเอง
- ความสามารถในการแทรกข้อผิดพลาดของ TX จะรองรับการทดสอบและดีบัก
- การเลือกเข้าถึง Intel® FPGA Debug Master Endpoint (ADME) เพื่อทำการดีบักหรือตรวจดูความเที่ยงตรงของสัญญาณ PHY
อินเตอร์เฟซระบบผู้ใช้:
- อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
- อินเทอร์เฟซ Datapath ของ Avalon-ST เชื่อมต่อกับลอจิกของเครื่องไคลเอ็นต์ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ความกว้างของข้อมูลอินเทอร์เฟซ 512 บิตช่วยให้มั่นใจถึงอัตราข้อมูลแม้จะมีการจัดตำแหน่ง SOP ของอินเทอร์เฟซของ RX ที่เป็นไคลเอ็นต์และตัวเลือกการส่งผ่านฟิลด์ Preamble ของ RX และ TX
- การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์
สำหรับข้อมูลจำเพาะโดยละเอียดของโปรโตคอลอีเทอร์เน็ต โปรดดูมาตรฐานอีเทอร์เน็ตความเร็วสูง IEEE 802.3ba-2010
สถานะ IP
|
|
|---|---|
สถานะการสั่งซื้อ |
การผลิต |
| รหัสการสั่งซื้อ | |
MAC และ PHY MegaCore อีเทอร์เน็ต 40 และ 100 Gbps เวลาแฝงต่ำ |
MAC และ PHY อีเทอร์เน็ต 100G เวลาแฝงต่ำ: IP-100GEUMACPHY รูปแบบ KR/CR อีเทอร์เน็ต 100G เวลาแฝงต่ำ: IP-ETH-100GEUKRCR MAC และ PHY อีเทอร์เน็ต 100G เวลาแฝงต่ำพร้อม 1588: IP-100GEUMACPHYF MAC และ PHY อีเทอร์เน็ต 40G เวลาแฝงต่ำ: IP-40GEUMACPHY MAC และ PHY อีเทอร์เน็ต 40G เวลาแฝงต่ำพร้อม 1588: IP-40GEUMACPHYF MAC และ PHY อีเทอร์เน็ต 100G เวลาแฝงต่ำ: IP-100GEUMACPHY MAC และ PHY อีเทอร์เน็ต 100G เวลาแฝงต่ำพร้อม 1588: IP-100GEUMACPHYF MAC อีเทอร์เน็ต 40G เวลาแฝงต่ำและ 40GBASE-KR4 PHY พร้อม FEC: IP-40GBASEKR4PHY |
MAC และ PHY MegaCore อีเทอร์เน็ต 40 และ 100 Gbps |
IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY |
ลิงก์ที่เกี่ยวข้อง
เอกสาร
- คู่มือผู้ใช้อีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Stratix® 10 Core
- คู่มือผู้ใช้คอร์อีเทอร์เน็ตความหน่วงต่ำ 100G IP
- คู่มือผู้ใช้ฟังก์ชัน Megacore MAC และ PHY Ethernet 40- และ 100-Gbps การหน่วงเวลาต่ำ
- คู่มือผู้ใช้ 40/100-Gbps Ethernet MAC and PHY MegaCore รุ่นดั้งเดิม
- คู่มือผู้ใช้ตัวอย่างการออกแบบอีเทอร์เน็ต 100G ความหน่วงต่ำ Intel® Stratix® 10
- คู่มือผู้ใช้คอร์อีเทอร์เน็ตความหน่วงต่ำ 100G IP
บอร์ดการพัฒนา
- ชุดพัฒนาการตรวจสอบความถูกต้องของสัญญาณ TX Intel® Stratix® 10
- ชุดเครื่องมือพัฒนาเอฟพีจีเอ Intel® Stratix® 10 GX
- ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องของสัญญาณ Intel® Stratix® 10 GX
- ชุดข้อมูลเพื่อการพัฒนาตรวจสอบความถูกต้องของตัวรับส่งสัญญาณ Intel® Arria® 10 GX
- Intel® Arria® 10 GX FPGA Development Kit
- ชุดเครื่องมือพัฒนา Stratix® V GX 100G
- ชุดเครื่องมือพัฒนาเอฟพีจีเอ Stratix® V GX
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA
การออกแบบด้วย IP Core ของ Intel® FPGA
เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro
I-Tested
Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ
IP Core ของพาร์ทเนอร์ Intel® FPGA
เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA
การรับรอง IP Core
Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น
ติดต่อฝ่ายขาย
ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว