คอร์ IP เอฟพีจีเอ Intel® MAC และ PHY Ethernet 100G การหน่วงเวลาต่ำ

ภาพรวม

Intel® มอบความยืดหยุ่น ความสามารถในการปรับขนาด และความสามารถในการกำหนดค่าระดับสูงสุดด้วยอีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core ที่กำหนดเป้าหมายไปยังโครงสร้างพื้นฐานเครือข่ายและศูนย์ข้อมูล อีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core เป็นไปตามมาตรฐาน IEEE 802.3ba-2010 ประกอบด้วย Media Access Control (MAC), PHY, Physical Coding Sublayer (PCS), Physical Media Attachment (PMA) และตัวเลือกบล็อก Forward Error Correction (FEC) นอกจากนี้ยังมีการสนับสนุนการประทับเวลา IEEE 1588v2 และความสามารถในการขับเคลื่อนแบ็คเพลนบน Intel® Stratix® และเอฟพีจีเอ Intel® Arria® ที่รองรับ IP นี้สามารถใช้สำหรับอินเทอร์เฟซแบบ Chip-to-Chip โดยใช้การเชื่อมต่อแบบใช้ทองแดง หรือสำหรับโมดูลตัวรับส่งสัญญาณแบบออปติคัล

คุณสมบัติ

• IP core นี้ได้รับการออกแบบตามมาตรฐาน IEEE 802.3ba-2010 High-Speed Ethernet Standard ซึ่งดูได้ที่เว็บไซต์ IEEE (www.ieee.org) MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง รองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น อีเทอร์เน็ตความหน่วงต่ำ 100G IP เอฟพีจีเอ Intel® Core รูปแบบต่างๆ ประกอบด้วยส่วนประกอบ MAC และ PHY แบบ Full Duplex และมีคุณสมบัติดังต่อไปนี้:

คุณสมบัติ PHY:

• ลอจิก Soft PCS ที่เชื่อมต่อกับตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอ Intel® Stratix® 10 ที่ 25.78125 Gbps ได้อย่างราบรื่น
• อินเทอร์เฟซ CAUI-4 ภายนอกประกอบด้วยช่องทางรับส่งสัญญาณแบบอนุกรมอย่างหนักของเอฟพีจีเอ 4 ช่องที่ทำงานที่ 25.78125 Gbps
• ตัวเลือก Reed-Solomon forward error correction - RS(528,514) FEC
• รองรับโปรโตคอล Auto-Negotiation/Link Training (AN/LT)

คุณสมบัติการควบคุมโครงสร้างเฟรม:

• รองรับแพ็กเก็ตขนาดจัมโบ้
• การควบคุมการส่งผ่านด้วย TX และ RX cyclic redundancy check (CRC)
• ตัวเลือกการสร้างและการแทรก TX CRC
• ตัวเลือกการส่งผ่านฟิลด์ Preamble ของ RX และ TX สำหรับแอปพลิเคชันที่ต้องการการถ่ายโอนข้อมูลการจัดการผู้ใช้ที่เป็นกรรมสิทธิ์
• การเสริมเฟรมอัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์

การตรวจสอบเฟรมและค่าสถิติ:

• การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
• ตัวเลือกการตรวจสอบฟิลด์ SFD ที่เข้มงวดของ RX ตามข้อกำหนด IEEE
• การตรวจสอบแพ็กเก็ตที่ผิดรูปแบบ RX ตามข้อกำหนด IEEE
• มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
• ตัวนับสถิติที่เป็นตัวเลือก
• ทางเลือกการส่งสัญญาณผิดพลาด: รายงานข้อผิดพลาดในระบบและสร้างข้อผิดพลาดระยะไกล (มาตรฐานอีเธอร์เน็ต IEEE 802.3ba-2012 ข้อ 66)

การควบคุมการไหลเวียนข้อมูล:

• ทางเลือกการดำเนินการควบคุมการไหลเวียนของอีเทอร์เน็ตโดยใช้ Pause Register หรือ Pause Interface (IEEE 802.3 ข้อ 31)
• ทางเลือกการควบคุมการไหลเวียนตามลำดับความสำคัญโดยใช้ Pause Register สำหรับการควบคุมแบบละเอียด (มาตรฐาน IEEE 802.1Qbb-2011, ข้อ 17 ฉบับปรับปรุงแก้ไข)
• การควบคุมการกรองเฟรม Pause

คุณสมบัติการดีบักและการทดสอบ:

• ตัวเลือก PMA loopback แบบอนุกรม (TX ไปยัง RX) ที่ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบการวินิจฉัยตนเอง
• ความสามารถในการแทรกข้อผิดพลาดของ TX จะรองรับการทดสอบและดีบัก
• การเลือกเข้าถึง Intel® FPGA Debug Master Endpoint (ADME) เพื่อทำการดีบักหรือตรวจดูความเที่ยงตรงของสัญญาณ PHY

อินเตอร์เฟซระบบผู้ใช้:

• อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
• อินเทอร์เฟซ Datapath ของ Avalon-ST เชื่อมต่อกับลอจิกของเครื่องไคลเอ็นต์ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ความกว้างของข้อมูลอินเทอร์เฟซ 512 บิตช่วยให้มั่นใจถึงอัตราข้อมูลแม้จะมีการจัดตำแหน่ง SOP ของอินเทอร์เฟซของ RX ที่เป็นไคลเอ็นต์และตัวเลือกการส่งผ่านฟิลด์ Preamble ของ RX และ TX
• การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์

สำหรับข้อมูลจำเพาะโดยละเอียดของโปรโตคอลอีเทอร์เน็ต โปรดดูมาตรฐานอีเทอร์เน็ตความเร็วสูง IEEE 802.3ba-2010