ศูนย์สนับสนุน IP อินเทอร์เฟซหน่วยความจําภายนอก
หน้าการสนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ให้กระบวนการออกแบบตั้งแต่เริ่มต้นจนเสร็จสิ้นสําหรับ FPGAs Intel
แนะ นำ
หน้าการสนับสนุนอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) จะช่วยให้คุณค้นหาข้อมูลเกี่ยวกับ Intel Agilex® 7 Intel® Stratix® 10, Intel® Arria® 10 และ Intel® Cyclone® 10 FPGAs เกี่ยวกับวิธีการวางแผน ออกแบบ ใช้งาน และตรวจสอบอินเทอร์เฟซหน่วยความจําภายนอกของคุณ คุณยังจะพบการดีบัก การฝึกอบรม และเอกสารข้อมูลอื่นๆ ในหน้านี้
หน้านี้ได้รับการตั้งค่าให้นําคุณเข้าสู่ขั้นตอนการออกแบบตั้งแต่ต้นจนเสร็จสิ้น
สําหรับแหล่งข้อมูลการสนับสนุนเกี่ยวกับ FPGAs อื่นๆ ให้ค้นหาภายในลิงก์ต่อไปนี้: เอกสาร FPGA หลักสูตรการฝึกอบรม วิดีโอ ตัวอย่างการออกแบบ และฐานความรู้
1.การเลือกอุปกรณ์
ฉันจะเลือกอุปกรณ์ได้อย่างไร
มีเครื่องมือสองอย่างที่พร้อมใช้งานเพื่อช่วยคุณเลือก Intel® FPGA ตามความต้องการหน่วยความจําของคุณ:
|
ตัวเลือกอุปกรณ์ EMIF |
ระบบประเมินข้อมูลจําเพาะ EMIF |
---|---|---|
คุณสมบัติ |
|
|
การสนับสนุนอุปกรณ์ |
|
|
ทรัพยากร |
||
เครื่องมือ EMIF |
ฉันจะเลือกทรัพย์สินทางปัญญา (IP) ของหน่วยความจําภายนอกได้อย่างไร
หากต้องการเรียนรู้เกี่ยวกับทรัพย์สินทางปัญญา (IP) หน่วยความจําที่มีอยู่ โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
บทนําเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel FPGA |
หลักสูตรนี้ครอบคลุมตัวเลือกอินเทอร์เฟซหน่วยความจําภายนอกที่แตกต่างกัน รวมถึงคุณสมบัติคอนโทรลเลอร์หน่วยความจําแบบฮาร์ดและสถาปัตยกรรมสําหรับ FPGAs Intel Stratix 10 และ Intel Arria 10 |
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: บทนํา สถาปัตยกรรม |
หลักสูตรนี้ครอบคลุมคุณประโยชน์ของการผสานรวมหน่วยความจําแบนด์วิดท์สูงเข้ากับอุปกรณ์ FPGA MX Intel Stratix 10 MX คุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM แบบแข็งแกร่ง และวิธีสร้าง HBM2 IP |
อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: คุณสมบัติ HBMC |
หลักสูตรนี้ครอบคลุมคุณสมบัติและตัวเลือกสําหรับคอนโทรลเลอร์ HBM ที่ชุบแข็ง และอินเทอร์เฟซ Arm* AMBA 4 AXI ระหว่างคอนโทรลเลอร์และตรรกะของผู้ใช้ |
หลักสูตรนี้จะกล่าวถึงคุณสมบัติของ Hard Processor Subsystem (HPS) SDRAM และสถาปัตยกรรมบริดจ์ AMBA AXI |
2. คู่มือผู้ใช้และเอกสาร
อุปกรณ์ Intel Agilex® 7 | Intel® Stratix® 10 อุปกรณ์ | Intel® Arria® 10 อุปกรณ์ | Intel® Cylcone® 10 | คู่มือผู้ใช้เพิ่มเติม |
---|---|---|---|---|
|
|
|
|
|
3. การสร้าง EMIF IP
ฉันจะค้นหาข้อมูลบน EMIF IP ได้จากที่ไหน
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ IP ของอินเทอร์เฟซหน่วยความจําภายนอกต่อไปนี้:
- โปรดดูที่ส่วน 'คู่มือผู้ใช้'
ฉันจะสร้าง EMIF IP ได้อย่างไร
สําหรับข้อมูลโดยละเอียดเกี่ยวกับพารามิเตอร์ทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP ดังต่อไปนี้:
หัว ข้อ |
Intel Agilex 7 |
Intel Stratix 10 |
Intel Arria 10 |
Intel Cyclone 10 |
---|---|---|---|---|
คําอธิบายพารามิเตอร์ EMIF IP |
||||
หมาย เหตุ: สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีการสร้าง EMIF IP โปรดดูที่ส่วนคู่มือผู้ใช้และหลักสูตรการฝึกอบรมและวิดีโอด้านล่าง |
ฉันจะทําการจําลองการทํางานได้อย่างไร
สําหรับข้อมูลโดยละเอียดเกี่ยวกับการจําลองทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ EMIF IP:
Intel Agilex® 7 FPGA EMIF IP – การจําลอง IP หน่วยความจํา - IP หน่วยความจําจําลอง Intel Stratix 10
- Intel Stratix 10 MX จําลอง HBM2 IP
- IP หน่วยความจําจําลอง Intel Arria 10
- IP หน่วยความจําจําลอง Intel Cyclone 10
สําหรับคําแนะนําเกี่ยวกับวิธีสร้างตัวอย่างการออกแบบการจําลอง EMIF และวิธีการรันการจําลองโดยใช้ซอฟต์แวร์การจําลอง ModelSim*-Intel FPGA โปรดดูส่วนต่อไปนี้ภายในคู่มือผู้ใช้ตัวอย่างการออกแบบ EMIF IP:
- Intel Agilex® 7 FPGA - การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Stratix 10 ที่สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Arria 10 การสร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
- Intel Cyclone 10 ที่สร้างตัวอย่างการออกแบบ EMIF สําหรับการจําลอง
สําหรับข้อมูลเกี่ยวกับวิธีตรวจสอบการออกแบบ EMIF โปรดดูที่ส่วน 'หลักสูตรการฝึกอบรมและวิดีโอ' สําหรับหลักสูตร 'การตรวจสอบอินเทอร์เฟซหน่วยความจํา IP'
ฉันจะค้นหาข้อมูลเกี่ยวกับแหล่งข้อมูลและการวางพิน FPGA ได้ที่ไหน
สําหรับข้อมูลพินอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โดยละเอียด โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):
สําหรับการวาง I/O ที่เรียบง่าย โปรดดูผู้วางแผนอินเทอร์เฟซสําหรับเครื่องมือลากและวางที่ใช้งานง่ายในซอฟต์แวร์ Intel Quartus Prime Pro Edition สําหรับ Intel Arria 10 และ Intel Stratix 10 FPGAs ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีใช้เครื่องมือวางแผนอินเทอร์เฟซและคุณประโยชน์:
- บทนําผู้ออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 1 จาก 2
- บทนํา BluePrint Platform Designer สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 2 จาก 2
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับผู้วางแผนอินเตอร์เฟซสําหรับการมอบหมายตําแหน่งทรัพยากร โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
การออกแบบระบบ I/O ที่รวดเร็วและง่ายดายด้วยผู้วางแผนอินเตอร์เฟซ |
หลักสูตรนี้จะกล่าวถึงวิธีการปรับใช้แผนผังฟลอร์แพลนทรัพยากรการออกแบบโดยใช้ผู้วางแผนอินเตอร์เฟซ |
ข้อมูลเพิ่มเติม
Ping Pong PHY คืออะไร
- Ping Pong PHY ช่วยให้อินเทอร์เฟซหน่วยความจําสองตัวสามารถแชร์ที่อยู่และบัสคําสั่งได้ ซึ่งรองรับโปรโตคอล DDR3 และ DDR4 และสําหรับ FPGAs Stratix® V, Intel Arria 10 และ Intel Stratix 10 อ้างอิงวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับแนวคิดของ Ping Pong PHY ประโยชน์และการวิเคราะห์ผลการจําลอง:
ฉันจะค้นหาข้อมูลเกี่ยวกับ PHYLite ได้ที่ไหน
- THEPHYLite IP ช่วยให้คุณสร้างบล็อก PHY อินเทอร์เฟซหน่วยความจําแบบกําหนดเองสําหรับ Intel Arria 10 และ FPGAs 10 Intel Stratix สําหรับข้อมูลโดยละเอียดเกี่ยวกับ PHYLite IP โปรดดูคู่มือผู้ใช้ต่อไปนี้:
- สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการกําหนด pinout สําหรับ PHYLite อย่างถูกต้องตามขนาดกลุ่ม DQ/DQS ที่แตกต่างกัน โปรดดูวิดีโอต่อไปนี้:
- วิดีโอการจัดวางพินกลุ่ม PHYLite (หมายเหตุ: วิดีโอยังสามารถใช้ได้กับอุปกรณ์ Intel Stratix 10)
- PHYLite IP รองรับมาตรฐาน I/O และค่าการสิ้นสุดที่แตกต่างกันมากมายบนบัฟเฟอร์อินพุตและเอาต์พุตสําหรับ Intel Arria 10 และ FPGAs Intel Stratix 10 ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับวิธีสร้างบล็อก On-Chip-Termination (OCT) และวิธีการเชื่อมโยงกับบัฟเฟอร์ I/O ที่สิ้นสุดใน PHYLite IP:
4.การออกแบบและการจําลองบอร์ด
ฉันจะค้นหาข้อมูลบนเค้าโครงและการออกแบบบอร์ดได้ที่ไหน
สําหรับรายละเอียดเค้าโครงบอร์ดของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) และข้อมูลการออกแบบ โปรดดูที่ส่วนเฉพาะโปรโตคอลต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):
ฉันจะทําการจําลองบอร์ด/ช่องสัญญาณได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการวัดการรบกวน Intersymbol Intersymbol (ISI) และ Crosstalk, การจัดเรียงคําสั่ง, ที่อยู่, การควบคุมและพินข้อมูล และข้อจํากัดการวางตําแหน่งธนาคาร I/O โปรดดูแนวทางต่อไปนี้:
ฉันจะคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณได้อย่างไร
สองเครื่องมือพร้อมใช้งานเพื่อช่วยคุณคํานวณการเอียงของบอร์ดและการสูญเสียช่องสัญญาณ:
หัว ข้อ |
เครื่องมือพารามิเตอร์การเอียงบอร์ด |
เครื่องมือคํานวณการสูญเสียช่องสัญญาณ |
---|---|---|
คุณสมบัติ |
|
|
สนับสนุน |
|
|
เครื่อง มือ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปิดเวลาได้ที่ไหน
สําหรับข้อมูลเกี่ยวกับการปิดเวลาของอินเตอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP):
5. ดีบัก
ฉันจะดีบักการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกของฉันได้อย่างไร
สําหรับข้อมูลเกี่ยวกับการดีบักทรัพย์สินทางปัญญา (IP) ของอินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูที่ส่วนต่อไปนี้ภายใน คู่มือผู้ใช้ EMIF IP:
เครื่องมือหลักที่พร้อมใช้งานสําหรับการดีบักคือชุดเครื่องมือการดีบัก EMIF:
หัว ข้อ |
ชุดเครื่องมือดีบัก EMIF |
---|---|
คุณสมบัติ |
|
สนับสนุน |
|
เข้า ถึง |
|
ฉันจะใช้ชุดเครื่องมือดีบัก EMIF ได้อย่างไร
สําหรับคําแนะนําแบบทีละขั้นตอนเกี่ยวกับวิธีการ daisy-chain อินเทอร์เฟซหน่วยความจําหลายตัวเพื่อให้เข้ากันได้กับชุดเครื่องมือดีบัก EMIF โปรดดูคู่มือผู้ใช้ต่อไปนี้:
คุณสมบัติแผนผังตา Read/Write 2-D ที่มีอยู่ในชุดเครื่องมือดีบัก EMIF จะสร้างไดอะแกรมตาการอ่านและเขียนสําหรับแต่ละพินข้อมูล อ้างอิงวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับพารามิเตอร์อ้างอิงแรงดันไฟฟ้าที่สําคัญในระหว่างกระบวนการสร้าง EMIF IP และวิธีใช้คุณสมบัติไดอะแกรมตา 2 มิติ:
ตัวสร้างการรับส่งข้อมูล 2.0 ให้คุณทดสอบและดีบักอินเทอร์เฟซหน่วยความจําภายนอกของคุณผ่านรูปแบบการรับส่งข้อมูลและการทดสอบที่ปรับแต่งได้ โปรดดูคู่มือและวิดีโอต่อไปนี้สําหรับข้อมูลโดยละเอียดเกี่ยวกับวิธีการใช้คุณสมบัติ Traffic Generator 2.0:
- คู่มือตัวสร้างการรับส่งข้อมูล 2.0
- วิดีโอตัวสร้างการรับส่งข้อมูล 2.0 (เร็วๆ นี้)
คุณสมบัติ Driver Margining ให้คุณบันทึกข้อมูลระยะขอบการอ่านและเขียนต่อพินระหว่างการรับส่งข้อมูลโหมดผู้ใช้ ดูวิดีโอต่อไปนี้สําหรับข้อมูลเกี่ยวกับความแตกต่างระหว่างการปรับระยะขอบของไดรเวอร์และการสอบเทียบ และคําแนะนําเกี่ยวกับวิธีใช้คุณสมบัติการปรับระยะขอบของไดรเวอร์:
สําหรับข้อมูลเกี่ยวกับวิธีการดีบักการออกแบบ EMIF โปรดดูหลักสูตรการฝึกอบรมออนไลน์ต่อไปนี้:
หลักสูตรการฝึกอบรม |
คำ อธิบาย |
---|---|
การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® FPGA |
หลักสูตรนี้อธิบายวิธีการดีบักโดยใช้ชุดเครื่องมือ EMIF หรือชุดเครื่องมือดีบักออนชิป วิธีใช้ Traffic Generator 2.0 และกําหนดค่าการออกแบบอินเทอร์เฟซหน่วยความจําหลายตัวเพื่อความเข้ากันได้กับเครื่องมือดีบักเหล่านี้ |
ฉันจะค้นหาข้อมูลเกี่ยวกับการปรับประสิทธิภาพคอนโทรลเลอร์ได้ที่ไหน
สําหรับข้อมูลเกี่ยวกับประสิทธิภาพและประสิทธิภาพของคอนโทรลเลอร์ โปรดดูที่ส่วนต่อไปนี้ภายในคู่มือผู้ใช้ทรัพย์สินทางปัญญา (IP) หน่วยความจําภายนอก (EMIF):
ฉันจะเรียนรู้เกี่ยวกับปัญหาที่ทราบเกี่ยวกับ EMIF ได้อย่างไร
สําหรับข้อมูลเกี่ยวกับปัญหาปัจจุบันและที่ทราบเกี่ยวกับ EMIF IP โปรดดูฐานความรู้:
6.หลักสูตรการฝึกอบรมและวิดีโออย่างรวดเร็ว
หลักสูตรการฝึกอบรม
อุปกรณ์ Intel Agilex 7
- บทนําเกี่ยวกับอินเทอร์เฟซหน่วยความจําใน Intel Agilex® 7 FPGAs F- และ I-ซีรีส์
- การรวมอินเทอร์เฟซหน่วยความจําใน Intel Agilex® 7 FPGAs F- และ I-ซีรีส์
- การตรวจสอบอินเทอร์เฟซหน่วยความจําใน Intel Agilex® 7 FPGAs F-ซีรีส์ และ I-ซีรีส์
- การดีบักออนชิปของอินเทอร์เฟซหน่วยความจําใน Intel Agilex® 7 FPGAs F- & I-ซีรีส์
อุปกรณ์ Intel Arria 10 และ Intel Stratix 10
- ข้อมูลเบื้องต้นเกี่ยวกับ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® FPGA
- การรวม IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® FPGA
- การตรวจสอบ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® FPGA
- การดีบักบนชิปของ IP อินเทอร์เฟซหน่วยความจําในอุปกรณ์ Intel® FPGA
- อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) ในอุปกรณ์ Intel Stratix 10 MX: การใช้งาน
วิดีโอสั้นๆ
- DDR4 Ping-Pong Phy (อุปกรณ์ที่รองรับ Stratix V, Intel Arria 10 และ Intel Stratix 10)
- ขอแนะนํานักออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 1 จาก 2
- ขอแนะนํานักออกแบบแพลตฟอร์ม BluePrint สําหรับการออกแบบอินเทอร์เฟซหน่วยความจําภายนอกส่วนที่ 2 จาก 2
- โต๊ะทํางานแพ็คเกจในอินเทอร์เฟซหน่วยความจําภายนอก Intel FPGA
- การกําหนดเวลาของบอร์ดสําหรับ Intel Arria 10 EMIF IP
- การปรับใช้ข้อจํากัดมากเกินไปในอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- ตรวจสอบแนวทางการจัดวางบอร์ดของอินเทอร์เฟซหน่วยความจําภายนอก Intel® FPGA โดยอัตโนมัติ
- วิธีการสร้าง RLDRAM3 การออกแบบ EMIF สําหรับชุดเครื่องมือพัฒนา Intel Arria 10 และทดสอบสถานะการสอบเทียบโดยใช้ชุดเครื่องมือ EMIF
- ชุดเครื่องมืออินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- ตัวสร้างการรับส่งข้อมูลตัวอย่าง Intel Arria 10 EMIF
- การใช้โปรเซสเซอร์ Soft Nios® เพื่อดีบักอินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
เอกสารเพิ่มเติม
รายการอุปกรณ์ FPGA และคอลเลกชั่นผลิตภัณฑ์ที่ครอบคลุม ซึ่งแบ่งตามขั้นตอนวงจรชีวิตผลิตภัณฑ์
คู่มือผู้ใช้ที่แนะนําเพิ่มเติม
สําหรับข้อมูลเกี่ยวกับทรัพย์สินทางปัญญา (IP) อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) โปรดดูคู่มือผู้ใช้ EMIF IP ต่อไปนี้:
- คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10 FPGA IP
- คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจําแบนด์วิดท์สูง (HBM2) Intel® FPGA IP
- คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Arria 10
- คู่มือผู้ใช้ IP อินเทอร์เฟซหน่วยความจําภายนอก Intel Cyclone 10
- คู่มือผู้ใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP Core
หลักสูตรการฝึกอบรมเพิ่มเติมสําหรับอินเทอร์เฟซหน่วยความจําภายนอก
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้