ศูนย์ข้อมูลคอร์ RapidIO IP Core
การสนับสนุนและแหล่งข้อมูลสําหรับฟังก์ชัน Serial RapidIO RapidIO MegaCore สองฟังก์ชันและฟังก์ชัน RapidIO II MegaCore ค้นหาคู่มือผู้ใช้ หมายเหตุ ลิงก์ที่เกี่ยวข้อง และอีกมากมาย
ฟังก์ชัน RapidIO MegaCore
- ฟังก์ชัน RapidIO II MegaCore เป็นไปตาม RapidIO Specification Revision 2.2
- การแยกเลเยอร์เป็น Physical, Transport และ Logical (สถาปัตยกรรมแบบแยกส่วน)
- IDLE2 sequence - สัญลักษณ์ควบคุมแบบยาว
- อัตราความเร็วเลน 1.25, 2.5, 3.125, 5.0 และ 6.25 Gbaud พร้อมความกว้างการเชื่อมต่อ 1x, 2x และ 4x
- ฟังก์ชัน RapidIO MegaCore เป็นไปตาม RapidIO Specification Revisions 1.3/2.1
- การแยกเลเยอร์เป็น Physical, Transport และ Logical (สถาปัตยกรรมแบบแยกส่วน)
- IDLE1 sequence - สัญลักษณ์ควบคุมแบบสั้น
- อัตราความเร็วเลน 1.25, 2.5, 3.125 และ 5.0 Gbaud พร้อมความกว้างการเชื่อมต่อ 1x และ 4X
สําหรับรายละเอียดสนับสนุนของอุปกรณ์ เช่น อัตราความเร็วเลน ความกว้างการเชื่อมต่อ และเกรดความเร็ว โปรดดูคู่มือผู้ใช้ฟังก์ชัน RapidIO MegaCore
โซลูชันซึ่งรวมถึงคอร์ RapidIO IP ที่กําหนดค่าได้และบอร์ดการพัฒนา ช่วยให้คุณมุ่งเน้นไปที่ฟังก์ชันหลักของการออกแบบระบบโดยการให้:
- การปรับใช้งานโปรโตคอลที่เรียบง่ายและรวดเร็ว
- ลดการเสี่ยงจากการออกแบบ
- ระยะเวลาการพัฒนาที่สั้นลง
- ตัวออกแบบแพลตฟอร์ม สําหรับการเชื่อมต่อระหว่างระบบ
การออกแบบอ้างอิง
- การออกแบบอ้างอิง SRIO ถึง TI 6482 DSP
- การออกแบบอ้างอิง SRIO ถึง TI 6488 DSP
- การออกแบบการอ้างอิงการกําหนดค่าใหม่อัตราข้อมูลแบบไดนามิก RapidIO สําหรับอุปกรณ์ Stratix IV GX
- ตัวอย่างการออกแบบ: บํารุงรักษาโฮสต์สําหรับบริดจ์ System Maintenance Agent
- ตัวอย่างการออกแบบ: การใช้งานแบบกําหนดเองโดยใช้อินเทอร์เฟซ Avalon®-ST Pass-Through
ฐานข้อมูลความรู้
ฐานข้อมูลความรู้มีโซลูชันการสนับสนุน คําตอบสําหรับคําถามที่พบบ่อย และข้อมูลเกี่ยวกับปัญหาที่ทราบเกี่ยวกับ RapidIO
ดูโซลูชันที่ดูบ่อย:
- SRIO MegaCore ให้แพลตฟอร์มใดๆ ในการปรับใช้ฟังก์ชันเลเยอร์ลอจิกแบบกําหนดเองหรือโมดูล NREAD/NWRITE ที่กําหนดเองของฉันหรือไม่
- ทําไมลําดับของแพ็กเก็ตการเชื่อมต่อ SRIO ถึงแตกต่างจากลําดับในเลเยอร์แอปพลิเคชัน
- RapidIO สามารถกู้คืนจากสายเคเบิลที่ดึงและสร้างการเชื่อมต่อ SRIO ใหม่หรือไม่
- ฉันสามารถเชื่อมต่ออินเทอร์เฟซเอเจนต์การบํารุงรักษาระบบในการออกแบบ SRIO ของฉันเข้ากับพื้นได้หากฉันไม่ใช้เพื่อลดการใช้องค์ประกอบลอจิกโดยรวม (LE) หรือไม่
- สัญญาณแรงรอของพอร์ต Avalon-MM I/O Agent ตอบสนองต่อการเขียนต่อเนื่องอย่างไร
ชุดพัฒนา
มีชุดพัฒนาต่อไปนี้สําหรับฟังก์ชัน RapidIO MegaCore:
- ชุดพัฒนาการตรวจสอบความถูกต้องของตัวรับส่งสัญญาณ Intel® Arria® 10 GX
- ชุดพัฒนา FPGA GX Intel® Arria® 10
- ชุดเครื่องมือพัฒนา FPGA GX Intel® Stratix® 10
- ชุดเครื่องมือพัฒนา DSP Stratix® V
- ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องสัญญาณของตัวรับส่ง GT Stratix® V
- ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องสัญญาณของตัวรับส่ง GX Stratix® V
- ชุดเครื่องมือพัฒนา FPGA GX Stratix® V
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้