ศูนย์ทรัพยากรหลัก IP RAPIDIO
Intel นําเสนอโซลูชั่น FPGA ที่สมบูรณ์สําหรับการพัฒนาองค์ประกอบการประมวลผล RapidIO สะพานและสวิตช์แบบกําหนดเอง
อินเทลมีสองฟังก์ชั่นเมกะคอร์ RapidIO ที่แตกต่างกัน
- ฟังก์ชัน RapidIO II MegaCore เป็นไปตามการแก้ไขข้อมูลจําเพาะของ RapidIO 2.2
- การแยกเลเยอร์ทางกายภาพ การขนส่ง และตรรกะ (สถาปัตยกรรมแบบแยกส่วน)
- ลําดับ IDLE2 - สัญลักษณ์ตัวควบคุมแบบยาว
- อัตราเลน 1.25, 2.5, 3.125, 5.0 และ 6.25 Gbaud ที่มีความกว้างของลิงก์ 1x, 2x และ 4x
- ฟังก์ชัน RapidIO MegaCore เป็นไปตามการแก้ไขข้อมูลจําเพาะของ RapidIO 1.3 / 2.1
- การแยกเลเยอร์ทางกายภาพ การขนส่ง และตรรกะ (สถาปัตยกรรมแบบแยกส่วน)
- ลําดับ IDLE1 - สัญลักษณ์ตัวควบคุมแบบสั้น
- อัตราเลน 1.25, 2.5, 3.125 และ 5.0 Gbaud ที่มีความกว้างของลิงก์ 1x และ 4X
สําหรับรายละเอียดการสนับสนุนอุปกรณ์ เช่น อัตราเลน ความกว้างของลิงก์ และเกรดความเร็ว โปรดดูคู่มือผู้ใช้ฟังก์ชัน RapidIO MegaCore
โซลูชันซึ่งรวมถึงแกน IP RapidIO ที่กําหนดค่าได้และบอร์ดพัฒนาช่วยให้คุณมีสมาธิกับฟังก์ชั่นหลักของการออกแบบระบบโดยให้:
- การใช้งานโปรโตคอลที่ง่ายและรวดเร็ว
- ลดความเสี่ยงในการออกแบบ
- เวลาในการพัฒนาสั้นลง
- ตัวออกแบบแพลตฟอร์ม สําหรับการเชื่อมต่อระหว่างระบบ
การออกแบบอ้างอิง
- การออกแบบการอ้างอิง DSP ของ SRIO ถึง TI 6482 ›
- การออกแบบการอ้างอิง DSP ของ SRIO ถึง TI 6488 ›
- การออกแบบการอ้างอิงการกําหนดค่าข้อมูลแบบไดนามิก RapidIO สําหรับอุปกรณ์ Stratix IV GX ›
- ตัวอย่างการออกแบบ: โฮสต์การบํารุงรักษาไปยังสะพานตัวแทนบํารุงรักษาระบบ ›
- ตัวอย่างการออกแบบ: การใช้งานที่กําหนดเองโดยใช้อินเทอร์เฟซแบบพาส-ทรู Avalon®-ST ›
ฐานข้อมูลองค์ความรู้
ฐานข้อมูลองค์ความรู้ให้แนวทางแก้ไขคําตอบสําหรับคําถามที่ถามบ่อย และข้อมูลเกี่ยวกับปัญหาที่ทราบเกี่ยวกับ RapidIO
ดูวิธีแก้ไขปัญหาที่ดูบ่อย:
- SRIO MegaCore มีแพลตฟอร์มใด ๆ เพื่อใช้ฟังก์ชั่นเลเยอร์ตรรกะที่กําหนดเองหรือโมดูล NREAD / NWRITE ที่กําหนดเองของฉันเองหรือไม่? ›
- เหตุใดลําดับของแพ็กเก็ตลิงก์ SRIO จึงแตกต่างจากลําดับในเลเยอร์แอปพลิเคชัน ›
- RapidIO สามารถกู้คืนจากการดึงสายเคเบิลและสร้างลิงก์ SRIO ใหม่ได้หรือไม่? ›
- ฉันสามารถเชื่อมต่ออินเทอร์เฟซ Agent การบํารุงรักษาระบบในการออกแบบ SRIO ของฉันกับพื้นดินได้หรือไม่หากฉันไม่ได้ใช้เพื่อลดปริมาณการใช้องค์ประกอบตรรกะโดยรวม (LE) - ›
- สัญญาณรอของพอร์ตตัวแทน I /O ของ Avalon-MM ตอบสนองต่อการระเบิดของการเขียนอย่างต่อเนื่องอย่างไร ›
ค้นหา โซลูชันเพิ่มเติม เกี่ยวกับฟังก์ชัน RapidIO MegaCore
ชุดพัฒนา
ชุดพัฒนาต่อไปนี้มีให้สําหรับฟังก์ชัน RapidIO MegaCore:
- พอร์ตโฟลิโอชุดพัฒนา FPGA ขนาด 28 นาโนเมตร ที่ครอบคลุมชุดพัฒนาต่างๆสําหรับ Stratix® V, Arria® V และพายุไซโคลน® V FPGAAs
- ชุดพัฒนาสตาทิกซ์ IV GX FPGA ›
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้