โปรโตคอลอินเทอร์เฟซ
โปรโตคอลอินเทอร์เฟซช่วยให้สามารถเชื่อมต่อ chip-to-chip, board-to-board หรือแบบกล่องต่อกล่องในการออกแบบระบบ โซลูชันทรัพย์สินทางปัญญา (IP) โปรโตคอลจาก Intel และพาร์ทเนอร์ของเราตอบสนองความต้องการของแอพพลิเคชั่นที่หลากหลายและใช้ประโยชน์จากตัวรับส่งสัญญาณแบบบูรณาการในอุปกรณ์ FPGA และอุปกรณ์ ASIC ของเรา โซลูชันโปรโตคอลอินเทอร์เฟซถูกส่งมอบเป็นคอร์ IP ที่อนุญาตและการออกแบบอ้างอิง ตลอดจนเมก้าฟังก์ชันไม่มีค่าใช้จ่ายและตัวอย่างการออกแบบ
เยี่ยมชมส่วน โปรโตคอลตัวรับส่ง สัญญาณของเราเพื่อเรียนรู้เพิ่มเติมเกี่ยวกับตัวรับส่งสัญญาณในตัวและโซลูชันโปรโตคอลอินเทอร์เฟซที่รองรับ
การออกแบบที่มีเป้าหมายสําหรับตระกูลอุปกรณ์ Intel® MAX® 10 FPGA และชุดการพัฒนามีอยู่ใน Design Store
| ตัวอย่างการออกแบบ | ชุดพัฒนาอุปกรณ์เป้าหมาย | ที่รองรับ | เวอร์ชัน Qsys Compliant | Quartus Prime หรือ Quartus® II |
|---|---|---|---|---|
อินเทอร์เฟซ RGMII ที่มีข้อจํากัดของอีเทอร์เน็ตความเร็วสามเท่าด้วยคุณสมบัติการหน่วงเวลา PHY ภายนอก |
Cyclone® II, Cyclone® III, Cyclone III LS, Cyclone® IV GX, Stratix® II, Stratix II GX, Stratix® III, Stratix® IV, Arria® GX, Arria® II GX | ชุดพัฒนา FPGA Stratix IV GX, ชุดพัฒนา FPGA Arria II GX | - | 10.1 |
การขยายพิน GPIO โดยใช้อินเทอร์เฟซบัส I2C ใน MAX II CPLD: AN 494 (PDF) |
MAX II | - | - | - |
| Cyclone II, Cyclone V | - | ✓ | 12.1 | |
อินเตอร์เฟซมาตรวัดแบตเตอรี่ I2C โดยใช้ MAX II CPLDs: AN 493 (PDF) |
MAX II | - | - | - |
| MAX II | - | - | 10 | |
อุปกรณ์ SDIO แบบมัลติเพล็กซ์โดยใช้ MAX II CPLDs: AN 509 (PDF) |
MAX II | - | - | - |
| Stratix IV GX | ชุดพัฒนา FPGA Stratix IV GX | ✓ | 12.1 | |
| Cyclone III, Stratix IV GX | Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition, ชุดพัฒนาระบบแบบฝัง, Cyclone III Edition, Stratix IV GX FPGA Kit, ชุดพัฒนา FPGA CV GT | ✓ | 12 | |
| Cyclone III | ชุดพัฒนาระบบแบบฝัง Cyclone III Edition | - | 9.1 | |
| Cyclone III | ชุดพัฒนาระบบแบบฝัง Cyclone III Edition, ชุดพัฒนา FPGA Stratix IV GX | - | 13.1 | |
| Cyclone III | ชุดการประเมินผลแบบฝัง Nios II (NEEK), Cyclone III Edition | - | 10.1 | |
ตัวอย่างหน่วยความจําโฮสต์ PCI สําหรับฟังก์ชัน pci_mt32 MegaCore |
- | - | - | ทั้ง หมด |
ตัวอย่างหน่วยความจําเป้าหมาย PCI สําหรับฟังก์ชัน PCI MegaCore |
- | - | - | ทั้ง หมด |
ตัวอย่างการสิ้นสุดเป้าหมาย PCI สําหรับฟังก์ชัน pci_mt32 และ pci_t32 MegaCore |
- | - | - | ทั้ง หมด |
ตัวอย่างการออกแบบแบ่งปัน PLL ภายนอก POS-PHY ระดับ 4 (SPI-4.2) |
Stratix IV GX | - | - | 9.1 |
RapidIO: โฮสต์บํารุงรักษาไปยังบริดจ์ตัวแทนการบํารุงรักษาระบบ |
- | - | - | ทั้ง หมด |
โฮสต์ Serial Peripheral Interface (SPI) ใน MAX II CPLD: AN 485 (PDF) |
MAX II | - | - | 7.2 |
| MAX II | MDN-B2 | - | - | |
| MAX II | - | - | - | |
| MAX II | - | - | 10 | |
TSE: ปรับใช้ลําดับการรีเซ็ตใน TSE โดยใช้ ALTGX เป็นตัวรับส่งสัญญาณ |
Stratix IV GX | - | - | 9.1 SP1 |
TSE: ปรับใช้ลําดับการรีเซ็ตใน TSE โดยใช้ ALTLVDS เป็นตัวรับส่งสัญญาณ |
Stratix IV GX | - | - | 9.1 SP1 |
| Stratix IV GX, Arria II GX | - | - | 9.1 SP1 | |
| MAX II | MDN-B2 | - | 7.2 |