ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องสัญญาณของตัวรับส่ง GT Stratix® V

คุณสามารถใช้ชุดเครื่องมือพัฒนานี้ในการทำงานต่อไปนี้:

• ประเมินผลประสิทธิภาพการเชื่อมต่อตัวรับส่งสูงสุด 25.7 Gbps
• สร้างและตรวจสอบรูปแบบ pseudo-random binary sequence (PRBS) ผ่าน GUI ที่ใช้งานง่าย (ไม่ต้องใช้ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime)
• เข้าถึงการรักษาสมดุลขั้นสูงเพื่อปรับแต่งการตั้งค่าการเชื่อมต่ออย่างละเอียดเพื่อให้ได้ bit error ratio (BER) ที่ดีที่สุด
• ทำการวิเคราะห์ค่าเบี่ยงเบน
• ตรวจสอบการทำงานเข้ากันได้ของ physical media attachment (PMA) กับเอฟพีจีเอ GT Stratix® V สำหรับโปรโตคอลเป้าหมาย เช่น CEI-25/28G, CEI-11G, PCI Express* (PCIe) Gen 3.0, 10GBASE-KR, 10 Gigabit Ethernet, XAUI, CEI-6G, Serial RapidIO®, HD-SDI และอื่น ๆ
• ใช้ตัวเชื่อมต่อแบ็คเพลนความเร็วสูงในตัวในการประเมินผลประสิทธิภาพแบ็คเพลนที่กำหนดเองและประเมินผล BER ในการเชื่อมต่อ

หมายเหตุ:

ผู้ซื้อแสดงตนเป็นนักพัฒนาผลิตภัณฑ์ นักพัฒนาซอฟต์แวร์ หรือผู้ประกอบระบบ และยอมรับว่าผลิตภัณฑ์นี้เป็นชุดการประเมินผลที่ไม่ได้รับอนุญาตจาก FCC โดยจัดให้มีขึ้นเพื่อใช้ในการประเมินผลและการพัฒนาซอฟต์แวร์เท่านั้น และไม่สามารถนำไปขายต่อได้

เนื้อหา Development Kit

ชุดเครื่องมือพัฒนา SI ตัวรับส่ง, Stratix® V GT Edition ประกอบด้วย:

• บอร์ดพัฒนา GT Stratix® V
• อุปกรณ์เด่น
• 5SGTMC7K3F40C2N
• ส่วนการกำหนดค่า สถานะและการตั้งค่า
• JTAG
• USB-BlasterTM ออนบอร์ด
• การกำหนดค่า Fast passive parallel (FPP) ผ่านอุปกรณ์ MAX® II และหน่วยความจำแบบแฟลช
• 2 ที่เก็บไฟล์การกำหนดค่า
• วงจรการวัดอุณหภูมิ (อุณหภูมิการขึ้นรูปและอุณหภูมิแวดล้อม)
• นาฬิกา
• ออสซิลเลเตอร์แบบตั้งโปรแกรมได้ 50 MHz, 125 MHz (ค่าที่ตั้งไว้ล่วงหน้า: 624 MHz, 644.5 MHz, 706.25 MHz และ 875 MHz)
• ตัวเชื่อมต่อ SMA สำหรับส่งสัญญาณนาฬิกาดิฟเฟอเรนเชียลภายนอกไปยังสัญญาณนาฬิกาอ้างอิงตัวรับส่ง
• ตัวเชื่อมต่อ SMA สำหรับส่งสัญญาณนาฬิกาดิฟเฟอเรนเชียลภายนอกไปยัง fabric เอฟพีจีเอ
• ตัวเชื่อมต่อ SMA สำหรับส่งออกสัญญาณนาฬิกาดิฟเฟอเรนเชียลจาก phase-locked loop (PLL) output pin ของเอฟพีจีเอ
• อินพุต/เอาต์พุตผู้ใช้ทั่วไป
• 10-/100-/1000-Mbps Ethernet PHY (RGMII) พร้อมขั้วต่อ RJ-45 (ทองแดง)
• LCD 2 ตัวอักษร 16 ดวง
• 1 สวิตช์ dip 8 ตำแหน่ง
• LED ผู้ใช 8 ตัว
• 4 ปุ่มกดสำหรับผู้ใช้
• อุปกรณ์หน่วยความจำ
• หน่วยความจำแบบแฟลชซิงค์ 28-megabyte (MB) (โดยหลักเพื่อเก็บการกำหนดค่าเอฟพีจีเอ)
• อินเทอร์เฟซอนุกรมความเร็วสูง
• 4 ช่องสัญญาณตัวรับส่งแบบฟูลดูเพล็กซ์ GTB (28.05 Gbps) ต่อไปยังขั้วต่อ MMPX
• 7 ช่องสัญญาณตัวรับส่งแบบฟูลดูเพล็กซ์ GXB (12.5 Gbps) ต่อไปยังขั้วต่อ SMA
• เชื่อมต่อระยะสั้นบน micro-strip
• 6 ช่องสัญญาณแบบ strip-line จากทุกระยะที่ตรงกับช่องต่าง ๆ
• 21 ช่องสัญญาณตัวรับส่งแบบฟูลดูเพล็กซ์ GXB ต่อไปยังขั้วต่อแบ็คเพลน
• 7 ช่องสัญญาณไปยังขั้วต่อ Molex® Impact®
• 7 ช่องสัญญาณไปยัง Amphenol® XCede®
• 7 ช่องสัญญาณไปยังแผนผัง Tyco Strada® Whisper® (ไม่มีขั้วต่อ)
• พลังงาน
• อินพุต DC ของแล็ปท็อป
• ระดับแรงดันไฟฟ้า
• เนื้อหาซอฟต์แวร์ชุดเครื่องมือพัฒนา SI ของตัวรับส่ง GT Stratix® V
• Intel® Complete Design Suite ของเอฟพีจีเอ (ดาวน์โหลดจากศูนย์ดาวน์โหลดเอฟพีจีเอ Intel®)
• ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime รวมการสนับสนุนเอฟพีจีเอ Stratix® V
• รวมสิทธิ์การใช้งานหนึ่งปี
• ชุด Embedded Design Nios® II
• ไลบรารีทรัพย์สินทางปัญญา (IP) MegaCore® มี PCIe, Triple-Speed Ethernet, serial digital interface (SDI) และ DDR3 SDRAM High-Performance Controller MegaCore IP cores
• การประเมินผล IP ทำได้ผ่าน OpenCore Plus
• Board Update Portal
• เว็บเซิร์ฟเวอร์ Featuring Nios II และการอัปเดตระบบทางไกล
• Board Test System ที่ใช้ GUI
• อินเทอร์เฟซไปยังพีซีผ่าน JTAG
• การกำหนดค่า PMA ที่ควบคุมได้โดยผู้ใช้ (การตั้งค่าเฉพาะล่วงหน้า การรักษาสมดุล และอื่น ๆ)
• การระบุสถานะ (ข้อผิดพลาด BER และอื่น ๆ)
• เอกสารที่ครบถ้วน
• คู่มือผู้ใช้
• คู่มืออ้างอิง
• แผนผังบอร์ดและไฟล์ออกแบบเค้าโครง