Serial Lite II Intel® FPGA IP Core
Serial Lite II Intel® FPGA IP Core ให้วิธีที่ง่ายและกะทัดรัดในการย้ายข้อมูลจากจุดหนึ่งไปยังอีกจุดหนึ่งอย่างน่าเชื่อถือด้วยความเร็วสูง โดยประกอบด้วยการเชื่อมต่อแบบอนุกรมของเลนแบบรวมสูงสุด 16 เลนที่มีลอจิกเพื่อให้มีฟังก์ชันสนับสนุนการเชื่อมต่อพื้นฐานและการเชื่อมต่อทางเลือกจำนวนหนึ่ง มีอินเทอร์เฟซ Atlantic* ในการเข้าถึงหลักสำหรับการส่งและรับข้อมูล
Serial Lite II Intel® FPGA IP Core
โปรโตคอล Serial Lite II ระบุลิงก์ที่สร้างง่าย ใช้ตรรกะน้อยที่สุด และต้องใช้การดำเนินการเพียงเล็กน้อย Serial Lite II Intel® FPGA IP Core มีคุณลักษณะมากมาย และสามารถกำหนดพารามิเตอร์ผ่านอินเทอร์เฟซผู้ใช้แบบกราฟิก (GUI) อันทรงพลังได้
ลิงก์ที่สร้างขึ้นโดยใช้ Serial Lite II Intel® FPGA IP Core สามารถทำงานได้ตั้งแต่ 622 Mbps ถึง 6.375 Gbps ต่อเลน อุปกรณ์ Intel® Arria® 10 ที่ใช้ IP core สามารถทำงานได้ดีเกิน 6.375 Gbps ต่อเลน รูปแบบการเข้ารหัส 8B/10B และความสามารถในการตรวจสอบความซ้ำซ้อนแบบวนซ้ำ (CRC) ที่เป็นตัวเลือกช่วยเพิ่มความน่าเชื่อถือของการเชื่อมต่อ สามารถลดอัตราข้อผิดพลาดของบิตเพิ่มเติมได้โดยใช้คุณสมบัติการลองใหม่เมื่อเกิดข้อผิดพลาดที่เป็นตัวเลือก อัตราการส่งและการใช้ข้อมูลที่ไม่ตรงกันสามารถปรับให้เหมาะสมได้โดยใช้คุณสมบัติการควบคุมการไหลข้อมูลที่เป็นทางเลือกเพื่อให้แน่ใจว่าจะไม่มีข้อมูลสูญหาย
โปรดทราบว่าตระกูลอุปกรณ์ Intel® Arria® 10 และ Cyclone® V สนับสนุนการใช้ Serial Lite II Intel FPGA IP core โดยอ้อมในซอฟต์แวร์ Intel® Quartus® Prime หากการออกแบบของคุณต้องมี IP Core บนอุปกรณ์ Intel Arria® 10 หรือ Cyclone® V โปรดติดต่อตัวแทนขายในพื้นที่ของคุณเพื่อขอใบอนุญาตพิเศษและแนวทางการใช้งานที่ง่ายต่อการปฏิบัติตาม
คุณสมบัติ
- คุณสมบัติเกี่ยวกับ Physical layer
- 622 Mbps ถึง 6.375 Gbps ต่อเลน (< รองรับอัตราข้อมูลสำหรับอุปกรณ์ Intel Arria® 10)
- รองรับเลนเดียวหรือหลายเลน (สูงสุด 16 เลน)
- Datapath 8 บิต, 16 บิต หรือ 32 บิตต่อเลน
- โหมดสมมาตร อสมมาตร ทิศทางเดียว/ซิมเพล็กซ์ หรือออกอากาศ
- ตัวเลือก Payload และ Idle scrambling/de-scrambling
- เครื่องมือแสดงสถานะการเชื่อมต่อที่ซิงโครไนซ์ด้วยตัวเอง
- การรวมช่องสัญญาณปรับขนาดได้สูงสุด 16 เลน
- การทำงานแบบซิงโครนัสหรือแบบอะซิงโครนัส
- การชดเชยอัตราสัญญาณนาฬิกาอัตโนมัติสำหรับการใช้งานแบบอะซิงโครนัส
- +/-100 และ +/-300 ส่วนต่อล้าน (ppm)
- คุณสมบัติเกี่ยวกับ Link layer
- สอดคล้องกับอินเทอร์เฟซ Atlantic
- รองรับแพ็กเก็ตผู้ใช้สองประเภท: แพ็กเก็ตข้อมูลและแพ็กเก็ตที่มีความสำคัญ
- รองรับตัวเลือกการป้องกันความสมบูรณ์ของแพ็กเก็ตโดยใช้ CRC-32 หรือ CRC-16
- ทางเลือกในการลองใหม่เมื่อเกิดข้อผิดพลาดสำหรับแพ็กเก็ตที่มีความสำคัญ
- การควบคุมโฟลว์ของแต่ละพอร์ต (ข้อมูล/ลำดับความสำคัญ)
- ขนาดของแพ็กเก็ตข้อมูลและแพ็กเก็ตที่มีความสำคัญแบบไม่จำกัด
- ตัวเลือกแพ็กเก็ตการจัดการการเชื่อมต่อ
- รองรับโหมดอสมมาตร ทิศทางเดียว และออกอากาศอย่างเต็มที่ในอัตราสูงสุด 3.125 Gbps (โปรดดูคู่มือผู้ใช้)
- อินเทอร์เฟซ GUI ที่ใช้งานง่าย
- โมเดลจำลองการทำงานของ IP สำหรับใช้ในโปรแกรมจำลอง VHDL ที่รองรับ Intel® FPGA และ Verilog HDL
ลิงก์ที่เกี่ยวข้อง
การสนับสนุนอุปกรณ์
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว