คอร์ IP เอฟพีจีเอ Intel® Serial Lite IV

Serial Lite IV Intel® FPGA Intellectual Property (IP) Core เหมาะสำหรับการสื่อสารข้อมูลที่มีแบนด์วิดท์สูงเพื่อการใช้งานชิปต่อชิป บอร์ดต่อบอร์ด และแบ็คเพลน

อ่านคู่มือผู้ใช้ Serial Lite IV Intel® FPGA IP Core ›

คอร์ IP เอฟพีจีเอ Intel® Serial Lite IV

คุณสมบัติ

คุณสมบัติ คำอธิบาย
การรับส่งข้อมูล
  • รองรับสูงสุด 116 Gbps ต่อเลนด้วย FHT สูงสุด 4 เลน PAM4 ในลิงก์เดียว
  • รองรับสูงสุด 58 Gbps ต่อเลนด้วย FHT สูงสุด 4 เลน NRZ ในลิงก์เดียว
  • รองรับสูงสุด 58 Gbps ต่อเลนด้วย FGT สูงสุด 12 เลน PAM4 ในลิงคก์เดียว
  • รองรับสูงสุด 28 Gbps ต่อเลนด้วย FGT สูงสุด 16 เลน NRZ ในลิงก์เดียว
  • รองรับโหมดสตรีมมิ่งต่อเนื่อง (พื้นฐาน) หรือแพ็คเก็ต (เต็ม)
  • รองรับแพ็กเก็ตเฟรมโอเวอร์เฮดต่ำ
  • รองรับการถ่ายโอนด้วยความละเอียดระดับไบต์สำหรับทุกขนาดการแตก
  • รองรับการจัดตำแหน่งเลนที่เริ่มต้นโดยผู้ใช้หรือโดยอัตโนมัติ
  • รองรับระยะเวลาการจัดตำแหน่งที่ตั้งโปรแกรมได้
PCS
  • ใช้ลอจิก Hard IP ที่เชื่อมต่อกับตัวรับส่งสัญญาณ E-Tile ของอุปกรณ์ Intel® Agilex™ และ Intel® Stratix® 10 ได้อย่างราบรื่นเพื่อลดการใช้ทรัพยากรลอจิกของ Soft IP
  • รองรับโหมดการมอดูเลต PAM4 ตามข้อกำหนด 100GBASE-KP4 RS-FEC จะเปิดใช้งานเสมอในโหมดการมอดูเลตนี้
  • รองรับโหมดการมอดูเลต NRZ พร้อมการตรวจจับและแก้ไขข้อผิดพลาด KR-FEC (ทางเลือก)
  • รองรับการถอดรหัสและการเข้ารหัส 64b/66b
การตรวจจับและการจัดการข้อผิดพลาด
  • รองรับการตรวจสอบข้อผิดพลาดแบบ Cyclic Redundancy Check (CRC) ใน Datapath การส่ง (TX) และรับ (RX)
  • รองรับการตรวจสอบข้อผิดพลาดในการเชื่อมต่อ RX
  • รองรับการตรวจจับข้อผิดพลาดใน PCS ของ RX
อินเตอร์เฟซ
  • รองรับเฉพาะการถ่ายโอนแพ็กแบบเก็ตฟูลดูเพล็กซ์ที่มีการเชื่อมต่อแบบอิสระ
  • ใช้การเชื่อมต่อระหว่างกันแบบจุดต่อจุดกับ FPGA หลายตัวที่มีความหน่วงในการถ่ายโอนต่ำ
  • รองรับคำสั่งที่ผู้ใช้กำหนด

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2019

รองรับซอฟต์แวร์ Intel Quartus Prime รุ่นล่าสุด

22.2

สถานะ

ขั้นสูง

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

เอกสารที่มีการควบคุมการแก้ไข

มี สำหรับทั้งหมด

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

มี

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

มี

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

ไม่มี

รองรับระบบปฏิบัติการไดรเวอร์

ไม่มี

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon Streaming

ข้อมูลเมตา IP-XACT

ไม่มี

การตรวจรับรอง

รองรับการจำลอง

NCSim, ModelSim, VCS/VCSMX

ตรวจสอบฮาร์ดแวร์แล้ว

ชุดพัฒนาเอฟพีจีเอ Intel Agilex, ชุดพัฒนาความสมบูรณ์ของสัญญาณเอฟพีจีเอ Intel Stratix 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

ไม่มี

หากมี มีการทดสอบใดบ้าง

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์เอฟพีจีเอ Intel ใดบ้าง

ไม่ระบุ

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่มี

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์เอฟพีจีเอ Intel ใดบ้าง

ไม่ระบุ

มีรายงานการทำงานร่วมกัน

ไม่ระบุ