Serial Lite IV Intel® FPGA IP Core

Serial Lite IV Intel FPGA Intellectual Property (IP) Core เหมาะสำหรับการสื่อสารข้อมูลที่มีแบนด์วิดท์สูงเพื่อการใช้งานชิปต่อชิป บอร์ดต่อบอร์ด และแบ็คเพลน

อ่านคู่มือผู้ใช้ Serial Lite IV Intel FPGA IP Core ›

Serial Lite IV Intel® FPGA IP Core

คอร์ IP แบบ Serial Lite IV ประกอบด้วยการควบคุมการเข้าถึงสื่อ (MAC) เลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) และบล็อกการแนบสื่อทางกายภาพ (PMA) IP Core นี้รองรับการถ่ายโอนข้อมูลสูงสุด 56 Gbps ต่อเลนด้วยเลน PAM4 สูงสุดแปดเลนในการเชื่อมต่อเดียวหรือ 28 Gbps ต่อเลนด้วยเลนแบบ Non-return-to-zero (NRZ) สูงสุด 16 เลน โปรโตคอลนี้มีแบนด์วิดท์สูง เฟรมโอเวอร์เฮดต่ำ จำนวน I/O ต่ำ และรองรับความสามารถในการปรับขนาดได้สูงทั้งในจำนวนเลนและความเร็ว IP Core สามารถกำหนดค่าใหม่ได้อย่างง่ายดายด้วยการรองรับอัตราข้อมูลที่หลากหลายด้วยโหมด Ethernet PCS ของตัวรับส่งสัญญาณ E-Tile และตัวรับส่งสัญญาณ F-Tile

IP Core นี้รองรับโหมดการส่งสัญญาณสองโหมด:

  • Basic mode—นี่คือโหมดการสตรีมล้วนๆ ที่ข้อมูลถูกส่งโดยไม่มีการเริ่มต้นของแพ็กเก็ต รอบว่าง และจุดสิ้นสุดของแพ็กเก็ตเพื่อเพิ่มแบนด์วิดท์ IP Core จะนำข้อมูลที่ถูกต้องครั้งแรกเป็นจุดเริ่มต้นของส่ง
  • Full mode—นี่คือโหมดแพ็คเก็ตของการถ่ายโอนข้อมูล รอบการส่งและการซิงค์จะถูกส่งไปที่จุดเริ่มต้นและจุดสิ้นสุดของแพ็กเก็ตในฐานะเป็นตัวคั่น

คุณสมบัติ

คุณสมบัติ คำอธิบาย
การรับส่งข้อมูล
  • รองรับสูงสุด 56 Gbps ต่อเลนด้วยเลน PAM4 สูงสุด 8 เลนในหนึ่งการเชื่อมต่อ
  • รองรับสูงสุด 28 Gbps ต่อเลนด้วยเลน NRZ สูงสุด 16 เลน
  • รองรับโหมดสตรีมมิ่งต่อเนื่อง (พื้นฐาน) หรือแพ็คเก็ต (เต็ม)
  • รองรับแพ็กเก็ตเฟรมโอเวอร์เฮดต่ำ
  • รองรับการถ่ายโอนด้วยความละเอียดระดับไบต์สำหรับทุกขนาดการแตก
  • รองรับการจัดตำแหน่งเลนที่เริ่มต้นโดยผู้ใช้หรือโดยอัตโนมัติ
  • รองรับระยะเวลาการจัดตำแหน่งที่ตั้งโปรแกรมได้
PCS
  • ใช้ลอจิก Hard IP ที่เชื่อมต่อกับตัวรับส่งสัญญาณ E-Tile ของอุปกรณ์ Intel® Agilex™ และ Intel® Stratix® 10 ได้อย่างราบรื่นเพื่อลดการใช้ทรัพยากรลอจิกของ Soft IP
  • รองรับโหมดการมอดูเลต PAM4 ตามข้อกำหนด 100GBASE-KP4 RS-FEC จะเปิดใช้งานเสมอในโหมดการมอดูเลตนี้
  • รองรับโหมดการมอดูเลต NRZ พร้อมการตรวจจับและแก้ไขข้อผิดพลาด KR-FEC (ทางเลือก)
  • รองรับการถอดรหัสและการเข้ารหัส 64b/66b
การตรวจจับและการจัดการข้อผิดพลาด
  • รองรับการตรวจสอบข้อผิดพลาดแบบ Cyclic Redundancy Check (CRC) ใน Datapath การส่ง (TX) และรับ (RX)
  • รองรับการตรวจสอบข้อผิดพลาดในการเชื่อมต่อ RX
  • รองรับการตรวจจับข้อผิดพลาดใน PCS ของ RX
อินเตอร์เฟซ
  • รองรับเฉพาะการถ่ายโอนแพ็กแบบเก็ตฟูลดูเพล็กซ์ที่มีการเชื่อมต่อแบบอิสระ
  • ใช้การเชื่อมต่อระหว่างกันแบบจุดต่อจุดกับ FPGA หลายตัวที่มีความหน่วงในการถ่ายโอนต่ำ
  • รองรับคำสั่งที่ผู้ใช้กำหนด

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2019

รองรับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชันล่าสุด

19.4

สถานะ

ขั้นสูง

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

  • ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือไฟล์ Netlist หลังการสังเคราะห์)
  • โมเดลการจำลองสำหรับ ModelSim*- Intel FPGA Edition
  • ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์
  • เอกสารที่มีการควบคุมการแก้ไข

Y สำหรับทั้งหมด

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

N

รองรับระบบปฏิบัติการไดรเวอร์

N

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon® Streaming

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

NCSim, ModelSim, VCS/VCSMX

ตรวจสอบฮาร์ดแวร์แล้ว

ชุดพัฒนา Intel® Agilex™ FPGA, ชุดพัฒนาความสมบูรณ์ของสัญญาณ Intel Stratix 10 FPGA

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

หากมี มีการทดสอบใดบ้าง

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

ไม่ระบุ

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

N

ความสามารถในการใช้งานร่วมกัน

IP ได้ผ่านการทดสอบการทำงานร่วมกัน

ไม่ระบุ

หากใช่ มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

ไม่ระบุ

มีรายงานการทำงานร่วมกัน

ไม่ระบุ