ID บทความ: 000074146 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 27/08/2015

ฉันจะใส่บัฟเฟอร์ LVDS ระหว่าง Altera_PLL กับ ALTLVDS_RX หรือเมกะฟังก์ชัน ALTLVDS_TX ในโหมด PLL ภายนอกสําหรับอุปกรณ์ Cyclone® V, Arria® V และ Stratix® V ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    จําเป็นต้องใช้บัฟเฟอร์ LVDS ระหว่างฟังก์ชันเมก้า Altera_PLL และ ALTLVDS_RX หรือ ALTLVDS_TX เมื่อใช้ในโหมด PLL ภายนอกสําหรับ Cyclone® V, Arria® V และ Stratix® V เมื่อเปิดตัวเลือกต่อไปนี้:

    • เปิดใช้งานการกําหนดค่าใหม่แบบไดนามิกของ PLL
    • เปิดใช้งานการเข้าถึงพอร์ตชิฟต์เฟสไดนามิก
    • เปิดใช้งานพารามิเตอร์สัญญาณนาฬิกาเอาต์พุตทางกายภาพ

    ความละเอียด

    ดาวน์โหลด เอกสารวิธีการนี้เพื่อเรียนรู้วิธีการเพิ่มบัฟเฟอร์ LVDS ขั้นกลางระหว่าง PLL ภายนอกและ ALTLVDS IP

    ตัวอย่างเอกสารวิธีการอ้างอิงการออกแบบที่คุณสามารถดาวน์โหลดใน VHDL หรือ Verilog สําหรับอุปกรณ์ Cyclone® V, Arria® V และ Stratix® V แต่ละเครื่อง:

    บทความที่เกี่ยวข้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Arria® V GZ FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® V E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้