เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Arria® V เมื่อใช้ ALTLVDS_TX Intel® FPGA IP ในโหมด PLL ภายนอก
ข้อผิดพลาด: โหนด SERDES DPA Block 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|arriav_serdes_dpa1' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'TXFCLK' โดยต้องเชื่อมต่อกับหนึ่งในพอร์ตที่ถูกต้องที่ระบุไว้ด้านล่าง ข้อมูล: สามารถเชื่อมต่อกับพอร์ต LVDSCLK ของ arriav_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ generic_pll WYSIWYG
เพื่อแก้ไขปัญหานี้ จําเป็นต้องใส่บัฟเฟอร์ LVDS ระหว่าง PLL ภายนอกและอินสแตนซ์ ALTLVDS บน tx_inclock และพอร์ต tx_enable
โปรดดูโซลูชันที่เกี่ยวข้องภายใต้ส่วนบทความที่เกี่ยวข้องเพื่อเรียนรู้วิธีที่คุณสามารถเพิ่มบัฟเฟอร์ LVDS ระดับกลางระหว่าง PLL ภายนอกและ Intel FPGA IP ALTLVDS