เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Stratix® V เมื่อใช้ฟังก์ชัน ALTLVDS_RX Mega ในโหมด PLL ภายนอก
ข้อผิดพลาด: โหนดตัวรับสัญญาณ SERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|rx_0' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'CLOCK0' โดยต้องเชื่อมต่อกับหนึ่งในพอร์ตที่ถูกต้องที่ระบุไว้ด้านล่าง ข้อมูล: สามารถเชื่อมต่อกับพอร์ต LVDSCLK ของ stratixv_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ generic_pll WYSIWYG
เพื่อแก้ไขปัญหานี้ จําเป็นต้องใส่บัฟเฟอร์ LVDS ระหว่าง pll ภายนอกและอินสแตนซ์ ALTLVDS บน rx_inclock และพอร์ต rx_enable
โปรดดูบทความด้านล่างเพื่อเรียนรู้วิธีเพิ่มบัฟเฟอร์ LVDS กลางระหว่าง IP PLL ภายนอกและ ALTLVDS
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 12.1