ข้อผิดพลาด (10228): ข้อผิดพลาด Verilog HDL ที่ lvds_rx_lvds_rx.v(49): ไม่สามารถประกาศโมดูล "lvds_rx_accum" ได้มากกว่าหนึ่งครั้ง

คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 และใหม่กว่า เมื่อใช้งาน IP ALTLVDS_RX กับภายนอก Altera_PLL และ Dynamic Phase Alignment (DPA) ที่เปิดใช้งานด้วยช่องสัญญาณมากกว่า 2 ช่องในอุปกรณ์ Arria® V

ในการแก้ไขปัญหานี้ ก่อนอื่นทําตามขั้นตอนการปรับใช้ALTLVDS_RXและALTLVDS_TXด้วยโหมด PLL ภายนอกตามที่อธิบายไว้ในโซลูชันที่เกี่ยวข้อง

จากนั้น หลังจากเรียกใช้งานการวิเคราะห์และการสังเคราะห์ในซอฟต์แวร์ Quartus II แล้ว ให้คัดลอกโมดูลlvds_rx_lvds_rxจากเนื้อหาของไฟล์ db/lvds_rx_lvds_rx.v ลงในไฟล์ lvds_rx.v
การดําเนินการนี้จะเพิ่มโมดูลlvds_rx_lvds_rxลงในไฟล์ lvds_rx.v

ตรวจสอบให้แน่ใจว่าrx_dpaclockเกิดขึ้นทั้งหมดเป็น 8 บิต และการเชื่อมต่อทั้งหมดของrx_dpaclockก็ถูกต้องเช่นกัน เช่น
.dpaclkin(rx_dpaclock),
แทนที่:
.dpaclkin({8{rx_dpaclock}),

ปัญหาจะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II