เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Stratix® V เมื่อใช้ฟังก์ชัน ALTLVDS_TX Mega ในโหมด PLL ภายนอก
ข้อผิดพลาด: โหนดตัวส่ง SERDES 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'ENABLE0' โดยต้องเชื่อมต่อกับหนึ่งในพอร์ตที่ถูกต้องที่ระบุไว้ด้านล่าง ข้อมูล: สามารถเชื่อมต่อกับพอร์ต LOADEN ของ stratixv_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ generic_pll WYSIWYG
เพื่อแก้ไขปัญหานี้ จําเป็นต้องใส่บัฟเฟอร์ LVDS ระหว่าง pll ภายนอกและอินสแตนซ์ ALTLVDS บน tx_inclock และพอร์ต tx_enable
โปรดอ่านบทความด้านล่างเพื่อเรียนรู้วิธีเพิ่มบัฟเฟอร์ LVDS ระดับกลางระหว่าง IP PLL ภายนอกและ ALTLVDS
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 12.1