ID บทความ: 000085351 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/04/2013

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Stratix® V เมื่อใช้การทํางานที่ ALTLVDS_TX ทํางานได้ในโหมด PLL ภายนอก

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Stratix® V เมื่อใช้ฟังก์ชัน ALTLVDS_TX Mega ในโหมด PLL ภายนอก

     

    ข้อผิดพลาด: โหนดตัวส่ง SERDES 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'ENABLE0' โดยต้องเชื่อมต่อกับหนึ่งในพอร์ตที่ถูกต้องที่ระบุไว้ด้านล่าง ข้อมูล: สามารถเชื่อมต่อกับพอร์ต LOADEN ของ stratixv_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ generic_pll WYSIWYG

     

     

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ จําเป็นต้องใส่บัฟเฟอร์ LVDS ระหว่าง pll ภายนอกและอินสแตนซ์ ALTLVDS บน tx_inclock และพอร์ต tx_enable

    โปรดอ่านบทความด้านล่างเพื่อเรียนรู้วิธีเพิ่มบัฟเฟอร์ LVDS ระดับกลางระหว่าง IP PLL ภายนอกและ ALTLVDS

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 12.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้