เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า คุณอาจเห็นข้อผิดพลาดนี้ในอุปกรณ์ Cyclone® V เมื่อใช้ ALTLVDS_RX Intel FPGA IP ในโหมด External Phase-Locked Loop (PLL)
ข้อผิดพลาด: IR FIFO USERDES Block node 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'WRITECLK' โดยต้องเชื่อมต่อกับหนึ่งในพอร์ตที่ถูกต้องที่ระบุไว้ด้านล่าง ข้อมูล: สามารถเชื่อมต่อกับพอร์ต LOADEN ของ arriav_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ generic_pll WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต LVDSCLK ของ cyclonev_pll_lvds_output WYSIWYGInfo: สามารถเชื่อมต่อกับพอร์ต OUTCLK ของ arriav_clkena WYSIWYG
เพื่อแก้ไขปัญหานี้ ต้องใส่บัฟเฟอร์ LVDS ระหว่าง PLL ภายนอกและอินสแตนซ์ ALTLVDS บน rx_inclock และพอร์ต rx_enable
ดูโซลูชันที่เกี่ยวข้องภายใต้ส่วน บทความที่เกี่ยวข้อง เพื่อเรียนรู้วิธีเพิ่มบัฟเฟอร์ LVDS ระดับกลางระหว่าง PLL ภายนอกและ INTEL FPGA IP ALTLVDS