ซอฟต์แวร์การออกแบบ Quartus® Prime
สภาพแวดล้อมการออกแบบประสิทธิภาพสูงที่ใช้งานง่าย ตั้งแต่รายการ/การสังเคราะห์งานออกแบบไปจนถึงการปรับแต่งประสิทธิภาพ การตรวจสอบรับรอง และการจำลอง ซอฟต์แวร์การออกแบบ Quartus® Prime ก็ปลดล็อกขีดความสามารถที่เพิ่มขึ้นในอุปกรณ์ต่างๆ ที่มีองค์ประกอบลอจิกหลายล้านองค์ประกอบ ช่วยให้นักออกแบบมีแพลตฟอร์มที่เหมาะสมสำหรับตอบสนองโอกาสด้านการออกแบบในเจนเนอเรชั่นถัดไป
ตัวออกแบบแพลตฟอร์ม
ตัวออกแบบแพลตฟอร์มเป็นเครื่องมือผสานการทำงานระบบในซอฟต์แวร์ Quartus® Prime ที่สร้างลอจิกเชื่อมโยงขึ้นโดยอัตโนมัติเพื่อเชื่อมโยงระบบย่อยและฟังก์ชั่นของทรัพย์สินทางปัญญา (IP) ซึ่งช่วยประหยัดเวลาและความพยายามในกระบวนการออกแบบเอฟพีจีเอลงได้เป็นอย่างมาก
การออกแบบในรูปแบบบล็อก
ออกแบบ ปรับใช้ และตรวจสอบบล็อกหลักหรือบล็อกรอบนอกเพียงครั้งเดียว แล้วใช้บล็อกเหล่านั้นได้หลายๆ ครั้งในโปรเจ็กต์ต่างๆ ที่ใช้อุปกรณ์เดียวกัน
การกำหนดค่าใหม่บางส่วน
กำหนดค่าส่วนหนึ่งๆ ของเอฟพีจีเอแบบไดนามิกในขณะที่งานออกแบบเอฟพีจีเอที่เหลือยังคงใช้งานได้ต่อไป
ผู้วางแผนการแบ่งส่วนการออกแบบ
การแบ่งส่วนงานออกแบบเป็นขอบเขตลำดับชั้นแบบลอจิกที่มีการตั้งชื่อ ซึ่งคุณสามารถกำหนดให้กับอินสแตนซ์หนึ่งๆ ในงานออกแบบของคุณได้ การกำหนดการแบ่งส่วนงานออกแบบช่วยให้คุณสามารถปรับแต่งประสิทธิภาพและล็อกผลลัพธ์การคอมไพล์สำหรับแต่ละบล็อกไว้
ผู้ออกแบบชิป
ตัววางแผนชิปช่วยให้การทำฟลอร์แพลนง่ายยิ่งขึ้นด้วยการช่วยให้คุณสามารถดูและจำกัดลอจิกของงานออกแบบไว้ในการแสดงผลภาพของทรัพยากรชิปของเอฟพีจีเอ คุณสามารถใช้ตัววางแผนชิปเพื่อดูและปรับเปลี่ยนตำแหน่ง การเชื่อมโยง และเส้นทางที่กำหนดของลอจิกหลังจากใช้งาน Fitter ได้
ผู้วางแผนอินเตอร์เฟซ
ผู้วางแผนอินเตอร์เฟซวิเคราะห์สถาปัตยกรรม peripheral ของอุปกรณ์ และดำเนินการอินเตอร์เฟซอย่างมีประสิทธิภาพ ตัววางแผนอินเตอร์เฟซป้องกันไม่ให้เกิดการกำหนดพินที่ผิดกฎหมาย โดยการใช้งาน Fitter และตรวจสอบความถูกต้องตามกฎหมายแบบเรียลไทม์
พื้นที่ Logic Lock
รีเจี้ยน Logic Lock เป็นประเภทข้อจำกัดการวางตำแหน่งและการกำหนดเส้นทางลอจิกที่มีประสิทธิภาพ คุณสามารถกำหนดรีเจี้ยนของทรัพยากรทางกายภาพที่ต้องการในอุปกรณ์เป้าหมายให้เป็นรีเจี้ยน Logic Lock แล้วกำหนดโหนดงานออกแบบและคุณลักษณะอื่นๆ ให้กับรีเจี้ยนดังกล่าวได้
รองรับหลายโปรเซสเซอร์ (เวลาคอมไพล์เร็วขึ้น)
การใช้โปรเซสเซอร์จำนวนมากกับการคอมไพล์สามารถทำให้ได้เวลาในการคอมไพล์ที่รวดเร็วยิ่งขึ้น ทั้งนี้ขึ้นอยู่กับจำนวนคอร์ที่ใช้
IP Base Suite
Intel ให้สิทธิ์การใช้งานเพื่อการทำงานอย่างเต็มรูปแบบกับคอร์ทรัพย์สินทางปัญญา (IP) ยอดนิยมใน Altera® FPGA IP Base Suite ซึ่งใช้งานได้กับซอฟต์แวร์ Quartus® Prime และซอฟต์แวร์ Quartus Prime Pro Edition แบบไม่มีค่าใช้จ่าย
Fitter (ตำแหน่งและเส้นทาง)
Fitter ของคอมไพเลอร์จะทำการวางตำแหน่งและการกำหนดเส้นทางงานออกแบบ ในระหว่างการวางตำแหน่งและกำหนดเส้นทาง Fitter จะพิจารณาถึงการวางตำแหน่งและกำหนดเส้นทางที่เหมาะสมที่สุดให้กับลอจิกในอุปกรณ์เอฟพีจีเอเป้าหมาย
ลงทะเบียนการกำหนดเวลาใหม่
การกำหนดเวลารีจิสเตอร์ใหม่ช่วยปรับความสมดุลให้กับรีจิสเตอร์เชนได้ด้วยการกำหนดเวลาใหม่ (การย้าย) ให้กับรีจิสเตอร์ ALM ใน Hyper-Register ในโครงสร้างการกำหนดเส้นทาง
ตัววิเคราะห์การกำหนดเวลา
ตัววิเคราะห์การกำหนดเวลาเป็นเครื่องมือวิเคราะห์การกำหนดเวลาในรูปแบบ ASIC อันทรงพลัง ที่จะตรวจสอบประสิทธิภาพในการกำหนดเวลาของลอจิกทั้งหมดในงานออกแบบของคุณโดยใช้วิธีการด้านข้อจำกัด การวิเคราะห์ และการรายงานที่เป็นมาตรฐานทางอุตสาหกรรม
Design Space Explorer II
เครื่องมือ Design Space Explorer II ช่วยให้คุณค้นหาการตั้งค่าโครงการที่เหมาะสมสำหรับเป้าหมายด้านการปรับแต่งประสิทธิภาพทรัพยากร ประสิทธิภาพ หรือพลังงานได้
การวิเคราะห์พลังงาน
คุณสมบัติการวิเคราะห์พลังงานประกอบด้วยตัวประเมินพลังงานล่วงหน้า, Altera® FPGA Power and Thermal Calculator และตัววิเคราะห์พลังงานที่จะมอบความสามารถในการกะประมาณการใช้พลังงานให้กับคุณ
เครื่องมือวิเคราะห์ลอจิก Signal Tap
ตัววิเคราะห์ลอจิก Signal Tap จะบันทึกและแสดงพฤติกรรมของสัญญาณแบบเรียลไทม์ในการออกแบบ FPGA ซึ่งช่วยให้คุณสามารถตรวจและดีบักพฤติกรรมของสัญญาณภายในระหว่างการทํางานของอุปกรณ์ปกติโดยไม่ต้องใช้พิน I/O พิเศษหรืออุปกรณ์แล็ปภายนอก
ชุดเครื่องมือตัวรับส่งสัญญาณ
ชุดเครื่องมือตัวรับส่งสัญญาณใช้เทคโนโลยีคอนโซลระบบเพื่อช่วยนักออกแบบเอฟพีจีเอและบอร์ดตรวจสอบความถูกต้องของสัญญาณการเชื่อมต่อตัวรับส่งสัญญาณแบบเรียลไทม์ในระบบ และปรับปรุงเวลาในการนำบอร์ดมาใช้ให้ดีขึ้นได้
ซอฟต์แวร์ Questa*-Intel® FPGA Edition
ซอฟต์แวร์ Questa*-Intel® FPGA และ Questa*-Intel® FPGA Starter รุ่นต่างๆ เป็นเวอร์ชั่นของซอฟต์แวร์ Siemens EDA Questa* Core ซึ่งกําหนดเป้าหมายสําหรับอุปกรณ์ FPGAs Altera®
เครื่องมือ Intel® Advanced Link Analyzer
Intel® Advanced Link Analyzer เป็นเครื่องมือวิเคราะห์การเชื่อมต่อ Jitter/Noise Eye อันล้ำสมัย ซึ่งช่วยให้คุณประเมินประสิทธิภาพการเชื่อมต่อแบบอนุกรมความเร็วสูงได้อย่างรวดเร็วและง่ายดาย
Intel® HLS Compiler
คอมไพเลอร์ Intel® HLS เป็นเครื่องมือการสังเคราะห์ระดับสูง (HLS) ที่ใส่เข้าไปใน C++ แบบไม่มีการกำหนดเวลาในฐานะอินพุต และสร้างโค้ดระดับการถ่ายโอนรีจิสเตอร์ (RTL) คุณภาพระดับการใช้งานจริง ซึ่งผ่านการปรับแต่งประสิทธิภาพมาเพื่อเอฟพีจีเอของ Altera®
DSP Builder สำหรับเอฟพีจีเอ Altera®
DSP Builder เป็นเครื่องมือการออกแบบสำหรับการประมวลผลสัญญาณดิจิทัล ที่ช่วยให้สามารถสร้างภาษาที่ใช้อธิบายฮาร์ดแวร์ให้กับอัลกอริธึม DSP จากสภาพแวดล้อม MathWorks Simulink ในเอฟพีจีเอของ Altera® ได้โดยตรง
ซอฟต์แวร์โปรเซสเซอร์ Nios® สำหรับเอฟพีจีเอ Altera®.
ซอฟต์แวร์โปรเซสเซอร์ Nios® ผ่านการออกแบบมาเพื่อเอฟพีจีเอ Altera® โดยเฉพาะ ชุดซอฟต์แวร์โปรเซสเซอร์ดังกล่าวเหมาะสมสำหรับการประยุกต์ใช้งานด้านการประมวลผลแบบฝังอย่างหลากหลาย ตั้งแต่การประมวลผลสัญญาณดิจิทัลไปจนถึงการควบคุมระบบ
ชุดการพัฒนาแบบฝัง (EDS) เอฟพีจีเอ SoC Altera®
EDS เอฟพีจีเอ SoC Altera® เป็นชุดเครื่องมือที่ครอบคลุมสำหรับการพัฒนาซอฟต์แวร์แบบฝังในเอฟพีจีเอ SoC Altera® ซึ่งประกอบด้วยเครื่องการพัฒนา โปรแกรมยูทิลิตี ซอฟต์แวร์รันไทม์ และตัวอย่างการประยุกต์ใช้งาน