RapidIO Intel® FPGA IP

Intel นำเสนอ Intel® FPGA IP Core ที่แตกต่างกันสองรายการสำหรับ RapidIO ได้แก่:

• RapidIO II Intel® FPGA IP เป็นไปตามข้อมูลจำเพาะ RapidIO ฉบับปรับปรุง 2.2
• การแยกเลเยอร์เป็น Physical, Transport และ Logical (สถาปัตยกรรมแบบแยกส่วน)
• IDLE2 sequence - สัญลักษณ์ควบคุมแบบยาว
• อัตราความเร็วเลน 1.25, 2.5, 3.125, 5.0 และ 6.25 Gbaud พร้อมความกว้างการเชื่อมต่อ 1X, 2X และ 4X
• RapidIO Intel® FPGA IP เป็นไปตามข้อมูลจำเพาะ RapidIO ฉบับปรับปรุง 1.3 / 2.1
• การแยกเลเยอร์เป็น Physical, Transport และ Logical (สถาปัตยกรรมแบบแยกส่วน)
• IDLE1 sequence - สัญลักษณ์ควบคุมแบบสั้น
• อัตราความเร็วเลน 1.25, 2.5, 3.125 และ 5.0 Gbaud พร้อมความกว้างการเชื่อมต่อ 1X และ 4X

สำหรับรายละเอียดสนับสนุนของอุปกรณ์ เช่น อัตราความเร็วเลน ความกว้างการเชื่อมต่อ และเกรดความเร็ว โปรดดูคู่มือผู้ใช้ RapidIO Intel® FPGA IP

คุณสมบัติ

อุตสาหกรรมไร้สายส่วนใหญ่จะนำเอามาตรฐาน RapidIO มาใช้เป็นมาตรฐานการเชื่อมต่อถึงกันความเร็วสูง มาตรฐาน RapidIO มักจะมีการใช้ระหว่างตัวประมวลผลสัญญาณดิจิทัลตลอดจนระหว่างตัวประมวลผลส่วนควบคุมและหน่วยความจำ นอกจากนี้ RapidIO ยังได้รับการยอมรับเพื่อนำมาใช้เป็นการเชื่อมต่อภายใน Backplane เนื่องจากมีการนำมาตรฐานที่ใช้กันอย่างแพร่หลายมาใช้สำหรับลักษณะทางไฟฟ้าของ Physical Media Attachment (PMA) เช่น XAUI หรือ CEI เพื่อให้ได้อัตราความเร็วข้อมูลสูงสุด 6.25 Gbaud Intel® FPGA ยังสามารถรองรับอัตราความเร็วข้อมูลของ RapidIO Gen3 ได้อีกด้วย

• PHY ขึ้นอยู่กับตัวรับส่งสัญญาณแบบฝัง
• ใช้งานง่าย
• ตัวแก้ไขพารามิเตอร์ของทรัพย์สินทางปัญญา (IP Core) ช่วยให้ปรับแต่งพารามิเตอร์ด้วยตนเองได้ง่าย เช่น ความลึก FIFO ของอินเทอร์เฟซ, หน้าต่างการแปลงที่อยู่, Output Differential Voltage และการตั้งค่าเฉพาะล่วงหน้า
• การกำหนดค่าที่ง่ายดายช่วยให้ลดการใช้ทรัพยากรเพื่อสร้างรูปแบบฟังก์ชัน Intel® FPGA IP Core ที่มีขนาดเล็กลง โดยขึ้นอยู่กับความต้องการด้านการนำไปใช้งาน
• Platform Designer สำหรับการเชื่อมต่อภายในระบบ
• โซลูชันที่แข็งแกร่ง
• IP core สำหรับอุปกรณ์ปลายทางที่มีการทดสอบความสามารถในการทำงานร่วมกันที่ได้รับการพิสูจน์แล้วกับผู้จำหน่ายตัวประมวลผลสัญญาณดิจิทัลและสวิตช์ชั้นนำ
• เป็นไปตาม RapidIO specification, Revision 1.3 / 2.1 และ 2.2

สำหรับโซลูชันที่พร้อมสำหรับการผนึกรวมที่ระดับระบบ คุณสามารถประหยัดเวลาการออกแบบได้หลายเดือนโดยการเลือกเลเยอร์ RapidIO ทั้งหมด ซึ่งรวมถึงคุณสมบัติต่างๆ เช่น การแปลงที่อยู่ ตลอดจนอินเทอร์เฟซ FIFO ของ Avalon® Memory-Mapped (Avalon-MM) และ Avalon® Streaming (Avalon-ST) แบบเรียบง่าย

โซลูชันโปรโตคอล

หนึ่งในรูปภาพแสดงตัวอย่างของระบบที่สร้างขึ้นโดยใช้ Platform Designer ที่มีโปรเซสเซอร์ฝังตัวแบบซอฟต์ Nios® II เป็นองค์ประกอบการประมวลผล หน่วยความจำของโปรแกรมนี้สามารถรวม “Boot code” สำหรับการแจงนับระดับระบบของอุปกรณ์ปลายทางต่างๆ นอกจากนี้ โปรแกรมยังกำหนดค่ารีจิสเตอร์ที่ระบุความสามารถของอุปกรณ์ปลายทางและฟังก์ชัน IP เอฟพีจีเอ Intel® อีกด้วย