IP เอฟพีจีเอ Intel® Interlaken Look-Aside

Interlaken Look-Aside เป็นโปรโตคอลที่ปรับขนาดได้ซึ่งช่วยให้มีการทำงานร่วมกันระหว่างอุปกรณ์ที่อยู่ในแนวของเส้นทางข้อมูลและตัวประมวลผลร่วมที่อยู่ด้านข้างสำหรับการถ่ายโอนข้อมูลที่เกี่ยวข้องกับทรานแซคชันระยะสั้น ตัวประมวลผลร่วม Look-aside จะเชื่อมต่อ "ที่ด้านข้าง" ของเส้นทางข้อมูลและไม่ได้อยู่ในแนวของเส้นทางข้อมูลหลักของสวิตช์ เราเตอร์ หรืออุปกรณ์เครือข่ายอื่นๆ Interlaken Look-Aside ไม่สามารถใช้งานร่วมกันได้โดยตรงกับ Interlaken และถือได้ว่าเป็นโหมดการทำงานที่แตกต่างกัน

คู่มือผู้ใช้ Interlaken (2nd Generation) Intel FPGA IP Core ›

IP เอฟพีจีเอ Intel® Interlaken Look-Aside

โปรโตคอลการเชื่อมต่อ Interlaken Look-Aside

Interlaken Look-Aside IP Core เหมาะสำหรับการจำแนกประเภทแพ็กเก็ตการประมวลผลร่วม ซึ่งโดยทั่วไปจะใช้สำหรับแอปพลิเคชันเครือข่าย เช่น: คุณภาพของการกำหนดเส้นทางบริการ การวิเคราะห์การรับส่งข้อมูล และฟังก์ชันไฟร์วอลล์ อินเทอร์เฟซแพ็กเก็ตความหน่วงต่ำของ IP Core นี้ประกอบกับความสามารถในการประมวลผลข้อมูลที่มีประสิทธิภาพ ทำให้สามารถปรับขนาดการออกแบบในระดับสูงเพื่อการใช้งานในรูปแบบใหม่ๆ เกี่ยวกับเครือข่าย

IP Core นี้ประกอบตัวรับส่งสัญญาณชั้นนำด้านเทคโนโลยีของ Intel:

  • Physical medium attachment (PMA)
  • Physical coding sublayer (PCS)
  • เลเยอร์ Media access control (MAC)

เลเยอร์ PCS และ PMA จะถูกติดตั้งไว้ภายใน FPGA รุ่น Intel® Stratix® 10, Intel® Arria® 10, Stratix V และ Arria V

คุณสมบัติ

Intel เป็นส่วนหนึ่งของ Interlaken Alliance ตั้งแต่เริ่มก่อตั้งในปี 2007 และยังคงสร้างสรรค์นวัตกรรมด้วยคุณสมบัติของโปรโตคอลใหม่ เพื่อให้ลูกค้าได้รับโซลูชัน Interlaken Look-Aside IP Core ที่แข็งแกร่งและง่ายต่อการปรับใช้ Interlaken Look-Aside Intel FPGA IP Core นำเสนอแบนด์วิดท์ที่หลากหลายสูงสุดถึง 300G

Interlaken Look-Aside IP Core เป็นไปตามข้อกำหนด Interlaken Look-Aside Protocol Definition v1.1 และช่วยให้นักพัฒนาระบบขจัดปัญหาคอขวดในการคำนวณที่เกี่ยวข้องกับวิธีการจำแนกแพ็กเก็ตแบบเก่า Intel ยังนำเสนอโซลูชัน Interlaken Look-Aside IP Core ที่ปรับแต่งได้ สำหรับข้อมูลเพิ่มเติม โปรดติดต่อตัวแทนฝ่ายขายในพื้นที่ของคุณ

  • ตัวเลือกอัตราข้อมูลสูงสุด 25 Gbps
  • การกำหนดค่าแบบหลายเลนสูงสุด 24 เลน
  • รองรับโหมดแพ็กเก็ต
  • เส้นทางข้อมูลสำหรับการส่งและรับที่มีเวลาแฝงต่ำ
  • รองรับ BurstShort: 8 ไบต์หรือสูงกว่า
  • ช่องสัญญาณลอจิกสูงสุด 2 ช่อง
  • การควบคุมการไหลเวียนข้อมูลแบบ In-band
  • IP Core แบบครบวงจร (เลเยอร์ MAC, PCS และ PMA)
  • การตั้งค่าเฉพาะล่วงหน้าและการรักษาสมดุลที่ปรับแต่งได้
  • มีการส่งมอบ Custom IP เพื่อเพิ่มประสิทธิภาพสำหรับความต้องการเกี่ยวกับแอปพลิเคชันต่างๆ
  • พร้อมให้ใช้งานผ่านแคตตาล็อก IP Core ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

Intel และ Cavium ร่วมมือกันเพื่อมอบโซลูชันการจัดประเภทแพ็คเก็ตที่มีการตรวจสอบยืนยันล่วงหน้า

Interlaken Look-Aside Intel FPGA IP Core บน Stratix® V FPGA พร้อม NEURON Search Processor ของ Cavium ช่วยให้ลูกค้าได้รับโซลูชันการจัดประเภทแพ็คเก็ตที่ได้รับการพิสูจน์แล้วว่าสามารถใช้งานได้ง่ายบนแพลตฟอร์มเครือข่ายหรือศูนย์ข้อมูลใดๆ

เพื่อลดความซับซ้อนของกระบวนการตัดสินใจของลูกค้า Intel และ Cavium จึงได้สร้างรายงานความสามารถในการทำงานร่วมกันซึ่งมีรายละเอียดเกี่ยวกับโหมดการทำงานร่วมกันและการวัดประสิทธิภาพต่างๆ ที่สามารถทำได้ด้วยชิปเซ็ตที่สมบูรณ์และประสิทธิภาพสูงนี้ ติดต่อพนักงานขายของคุณเพื่อขอรับรายงานฉบับนี้

ภาพรวมระบบการเชื่อมต่อ Intel และ Cavium

ภาพรวมระบบ รายละเอียด
ฮาร์ดแวร์
  • Intel: อุปกรณ์ Stratix® V GX (5SGXMA7)
  • Cavium: บอร์ดประเมินผลโปรเซสเซอร์ NEURON Search (EBA-NSP)
การปรับแต่งค่าของ Interlaken Look-Aside IP Core
  • 4 เลน x 10.3125 Gbps
  • 8 เลน x 10.3125 Gbps
ผลลัพธ์
  • ส่งผ่านการรับส่งข้อมูลได้อย่างน่าเชื่อถือโดยใช้ขนาดแพ็กเก็ตต่างๆ
  • มีการตรวจสอบการประมวลผลช่องสัญญาณลอจิก
  • ค่าหน่วงเวลาการตอบสนองเฉลี่ย = 256 มิลลิวินาที (บน Intel FPGA ILA IP Core)
  • อัตราส่งผ่านแพ็กเก็ตสูงสุด = 614 Mpps สำหรับแพ็กเก็ตที่มีขนาดต่ำกว่า 12 ไบต์

เมตริกคุณภาพ IP

เบื้องต้น
ปีที่ IP เปิดตัวครั้งแรก 2012
รองรับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชันล่าสุด 20.2
สถานะ ร้องขอการปรับแต่ง1
สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

  • ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)
  • ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์
  • เอกสารที่มีการควบคุมการแก้ไข
Y สำหรับทั้งหมด
สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP Testbench และตัวอย่างการออกแบบ
การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้ N
IP Core ถูกเปิดใช้งานเพื่อรองรับโหมดการประเมินผลของ Intel FPGA IP N
ภาษาต้นทาง Verilog
ภาษา Testbench Verilog
มีไดรเวอร์ซอฟต์แวร์ให้ N
การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS) ไม่ระบุ
การปรับใช้
อินเตอร์เฟซสำหรับผู้ใช้ Avalon® ST - ประเภทเดียวกัน
ข้อมูลเมตา IP-XACT N
การตรวจรับรอง
รองรับการจำลอง NCSim, ModelSim, VCS/VCSMX, Xcelium
ตรวจสอบฮาร์ดแวร์แล้ว

มี ชุดเครื่องมือพัฒนาความสมบูรณ์ของสัญญาณของตัวรับส่งสัญญาณ Intel® Arria® 10 FPGA,

ชุดเครื่องมือพัฒนาความสมบูร์ของสัญญาณ Intel® Stratix® 10 FPGA

ชุดเครื่องมือพัฒนาตัวรับส่งสัญญาณ-SoC Intel® Agilex™ FPGA F-ซีรีส์

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว ไม่ระบุ
หากมี มีการทดสอบใดบ้าง ไม่ระบุ
หากมี มีอยู่บนเอฟพีจีเอ Intel ใดบ้าง ไม่ระบุ
หากมี ระบุวันที่ที่ดำเนินการ ไม่ระบุ
หากไม่มี นี่มีการวางแผนไว้หรือไม่ N
ความสามารถในการใช้งานร่วมกัน
IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน N
หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง
มีรายงานการทำงานร่วมกัน N
  1. โปรดติดต่อตัวแทนฝ่ายขายในพื้นที่ของคุณ

† ประสิทธิภาพการวัดการทดสอบของส่วนประกอบในการทดสอบเฉพาะในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่น ๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลทั้งหมดเกี่ยวกับประสิทธิภาพและผลเกณฑ์มาตรฐาน กรุณาเข้าไปที่ www.intel.com/benchmarks. Intel และ Quartus คือเครื่องหมายการค้าของ Intel Corporation หรือบริษัทสาขาในสหรัฐอเมริกา และ/หรือประเทศอื่นๆ