IP เอฟพีจีเอ Intel® ชุดการประมวลผลวิดีโอและภาพ

วิดีโอเอฟพีจีเอ Intel และชุดประมวลผลภาพ เป็นการรวมฟังก์ชันทรัพย์สินทางปัญญาเอฟพีจีเอ (IP) Intel ที่คุณสามารถใช้ในการพัฒนาการออกแบบการประมวลผลวิดีโอและภาพแบบกำหนดเอง ฟังก์ชัน IP เอฟพีจีเอ Intel เหมาะสำหรับใช้ในแอปพลิเคชันการประมวลผลภาพและการแสดงผลที่หลากหลาย เช่น สตูดิโอบรอดคาสต์ การประชุมทางไกลผ่านวิดีโอ เครือข่าย AV การถ่ายภาพทางการแพทย์ สมาร์ทซิตี้/การค้าปลีกและผู้บริโภค

คู่มือผู้ใช้ชุดการประมวลผลวิดีโอและภาพ ›

IP เอฟพีจีเอ Intel® ชุดการประมวลผลวิดีโอและภาพ

ชุดประมวลผลวิดีโอและภาพมาพร้อมกับคอร์ที่หลากหลายตั้งแต่ฟังก์ชันการประกอบอย่างง่าย เช่น การแปลงพื้นที่สี ไปจนถึงฟังก์ชันการปรับวิดีโอที่ทันสมัยที่สามารถใช้ในการปรับโพลีเฟสแบบตั้งโปรแกรมได้

  • คอร์ VIP ทั้งหมดใช้มาตรฐานอินเทอร์เฟซ Avalon® Streaming (Avalon-ST) แบบเปิดที่มีต้นทุนต่ำจึงสามารถเชื่อมต่อได้ง่าย
  • คุณสามารถใช้คอร์ VIP ในการสร้างห่วงโซ่สัญญาณการประมวลผลวิดีโอแบบกำหนดเองได้อย่างรวดเร็ว โดยใช้ซอฟต์แวร์ Intel® Quartus® Prime Lite หรือ Standard Edition และ Platform Designer ที่เกี่ยวข้อง
  • คุณสามารถผสมและจับคู่คอร์ประมวลผลวิดีโอและภาพกับ IP ที่เป็นกรรมสิทธิ์ของคุณ
  • คุณสามารถใช้ Platform Designer ในการรวมโปรเซสเซอร์และอุปกรณ์ต่อพ่วงอัตโนมัติ และสร้างลอจิกการควบคุม
  • สามารถรองรับวิดีโอ 8K ที่ 60 fps หรือสูงกว่า

คุณสมบัติ

ฟังก์ชัน IP เอฟพีจีเอ Intel ชุดประมวลผลวิดีโอและภาพ

ฟังก์ชัน IP เอฟพีจีเอ Intel

คำอธิบาย

ตัวกรอง 2D FIR II

ใช้ตัวกรอง finite impulse response (FIR) 3x3, 5x5 หรือ 7x7 บนสตรีมข้อมูลภาพเพื่อปรับภาพให้ราบรื่นหรือคมชัดมากขึ้น

Alpha Blending Mixer และ Mixer II

ซ้อนและผสานสตรีมภาพที่หลากหลาย เป็นประโยชน์ในการใช้การโอเวอร์เลย์ข้อความและการซ้อนภาพในภาพ

ตัวตรวจสอบวิดีโอ Avalon-ST

บันทึกแพ็คเก็ตข้อมูลวิดีโอโดยไม่ทำให้ล่าช้ามากขึ้นและเชื่อมต่อเพื่อติดต่อ IP ระบบสำหรับเก็บข้อมูลการติดตามวิดีโอ

Avalon-ST Video Stream Cleaner

กำจัดและซ่อมแซมตัวจัดลำดับที่ไม่สมบูรณ์และการแก้ไขต่างๆ
นำเสนอในสตรีมข้อมูลที่เข้ามาเพื่อสร้างสตรีมเอาต์พุตที่รวมกับโมเดลการใช้งานที่สมบูรณ์แบบ

Chroma Resampler II

เปลี่ยนอัตราการสุ่มตัวอย่างข้อมูล chroma สำหรับเฟรมภาพ เช่น จาก 4:2:2 เป็น 4:4:4 หรือ 4:2:2 เป็น 4:2:0

Clipper II

นำเสนอวิธีการสตรีมคลิปวิดีโอและสามารถกำหนดค่าที่เวลารวมหรือเวลารันไทม์

Clocked Video Input (CVI), Clocked Video Input II (CVI II), Clocked Video Output (CVO) และ Clocked Video Output II (CVO II)

คอร์ IP Clocked Video Interface แปลงรูปแบบวิดีโอที่จับเวลา (เช่น BT656, BT1120 และ DVI) เป็นวิดีโอ Avalon-ST และในทางกลับกัน

Color Plane Sequencer II

เปลี่ยนแปลงวิธีการส่งตัวอย่างขอบเขตสีผ่านอินเทอร์เฟซ Avalon-ST ฟังก์ชันนี้สามารถใช้แยกและรวมวิดีโอสตรีมเพื่อควบคุมเส้นทางตัวอย่างขอบเขตสี

Color Space Converter II (CSC II)

แปลงข้อมูลภาพระหว่างพื้นที่สีที่แตกต่าง เช่น RGB เป็น YCrCb

Guard Bands ที่กำหนดค่าได้

คอร์ IP Configurable Guard Bands เปรียบเทียบขอบเขตสีในสตรีมวิดีโออินพุตไปยังค่า guard bands ที่สูงกว่าหรือต่ำกว่า

ซิงโครไนเซอร์ตัวควบคุม

ซิงโครไนซ์การเปลี่ยนแปลงที่ทำกับสตรีมวิดีโอแบบเรียลไทม์ระหว่างสองฟังก์ชัน

Deinterlacer II

แปลงรูปแบบวิดีโอแบบอินเทอร์เลซเป็นรูปแบบวิดีโอแบบโปรเกรสซีฟโดยใช้อัลกอริทึมการดีอินเทอร์เลซแบบปรับการเคลื่อนไหว และรองรับอัลกอริทึม "bob" และ "weave", การตรวจจับ low-angle edge, การตรวจจับ 3:2 cadence และความหน่วงแฝงต่ำ

บัฟเฟอร์เฟรม II

บัฟเฟอร์เฟรมวิดีโอเป็น RAM ภายนอก คอร์นี้รองรับการบัฟเฟอร์แบบคู่หรือแบบสามพร้อมตัวเลือกการดรอปเฟรมและการทำซ้ำเฟรม

ตัวอ่านเฟรม II

อ่านวิดีโอจากหน่วยความจำภายนอกและเอาต์พุตเป็นสตรีม

ตัวแก้ไขแกมมา II

ให้วิดีโอสตรีมเชื่อมต่อสำหรับคุณสมบัติทางกายภาพของอุปกรณ์แสดงผล

Interlacer II

แปลงวิดีโอโปรเกรสซีพเป็นวิดีโออินเทอร์เลซโดยดรอปครึ่งเส้นของเฟรมโปรเกรสซีพที่เข้ามา

Scaler II

ฟังก์ชัน IP เอฟพีจีเอ Intel Scaler ที่ใช้รหัส HDL ใช้พื้นที่น้อยกว่า Scaler เจนเนอเรชั่นแรกในชุดประมวลผลวิดีโอและภาพและมอบประสิทธิภาพที่สูงขึ้น ฟังก์ชัน Scaler II ยังลดทรัพยากรที่จำเป็นพร้อมรองรับอัตราการสุ่มตัวอย่างข้อมูล chroma 4:2:2 ทั้งอัลกอริทึมเชิงเส้นและโพลีเฟสมีให้มาพร้อมคุณสมบัติใหม่ของอัลกอริทึมแบบปรับได้ edge เพื่อลดความเบลอและให้ภาพที่สมจริง

Switch II

ให้สตรีมวิดีโอสลับได้แบบเรียลไทม์

ตัวสร้างรูปแบบการทดสอบ II

สร้างสตรีมวิดีโอที่มีแถบสีนิ่งสำหรับใช้เป็นรูปแบบการทดสอบ

ระบบติดตาม

ติดตามข้อมูลที่บันทึกจากตัวตรวจสอบวิดีโอและเชื่อมต่อกับคอนโซลระบบโฮสต์ผ่าน JTAG หรือ USB เพื่อแสดงผล

เริ่มต้นใช้งาน

ตัวอย่างการออกแบบและชุดเครื่องมือพัฒนา

ตัวอย่างการออกแบบต่อไปนี้มีให้คุณใช้รันชุดเครื่องมือพัฒนา

วิดีโอสาธิต

หลักสูตรการฝึกอบรมออนไลน์

ใช้ระบบวิดีโอ (ODSP1118)

การฝึกอบรมนี้แนะนำแพลตฟอร์มวิดีโอเอฟพีจีเอและลำดับขั้นตอนการออกแบบ หลักสูตรนี้เน้นการพิจารณาการออกแบบและเทคนิคการดีบัก และอธิบายถึงข้อจำกัดของอัลกอริทึมของ IP การประมวลผลวิดีโอและภาพ

การประชุมเชิงปฏิบัติการเรื่องกรอบการออกแบบวิดีโอ (IDSP230)

ในการประชุมเชิงปฏิบัติการการประมวลผลวิดีโอและภาพภาคปฏิบัติที่ใช้ห้องปฏิบัติการนี้ คุณจะได้สำรวจกรอบ VIP เรียนรู้วิธีการออกแบบ VIP อย่างผู้เชี่ยวชาญและฝึกฝนประสบการณ์ตรงผ่านการฝึกหัดในห้องปฏิบัติการการประมวลผลวิดีโอและภาพ

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2009

รองรับซอฟต์แวร์ Intel® Quartus® เวอร์ชันล่าสุด

18.1

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    โมเดลการจำลองสำหรับ ModelSim*-Intel® FPGA Edition

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    Testbench หรือตัวอย่างการออกแบบ

    เอกสารที่มีการควบคุมการแก้ไข

    ไฟล์ Readme



    มี

    มี

    มี

    มี

    มี

    ไม่มี

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

ไม่มี

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

มี

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

มี

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

ไฟล์ sw.tcl

การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS)

ไม่ระบุ

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

วิดีโอจับเวลา (เข้าอินพุตวิดีโอจับเวลาและออกเอาต์พุตวิดีโอจับเวลา), Avalon®-ST (พาธข้อมูลอื่นๆ ทั้งหมด)

ข้อมูลเมตา IP-XACT

ไม่มี

การตรวจรับรอง

รองรับการจำลอง

ModelSim, VCS, Riviera-PRO, NCSim

ตรวจสอบฮาร์ดแวร์แล้ว

Arria® II GX/GZ, Arria® V, Intel® Arria® 10, Cyclone® IV ES/GX, Cyclone® V, Intel® Cyclone® 10, Intel® MAX® 10, Stratix® IV, Stratix® V

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

ไม่มี

หากมี มีการทดสอบใดบ้าง

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

ไม่ระบุ

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

มี

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Arria 10, Intel Cyclone 10

มีรายงานการทำงานร่วมกัน

ไม่ระบุ