ชุดการประมวลผลวิดีโอและภาพ
วิดีโอเอฟพีจีเอ Intel และชุดประมวลผลภาพ เป็นการรวมฟังก์ชันทรัพย์สินทางปัญญาเอฟพีจีเอ (IP) Intel ที่คุณสามารถใช้ในการพัฒนาการออกแบบการประมวลผลวิดีโอและภาพแบบกำหนดเอง ฟังก์ชัน IP เอฟพีจีเอ Intel เหมาะสำหรับใช้ในแอปพลิเคชันการประมวลผลภาพและการแสดงผลที่หลากหลาย เช่น สตูดิโอบรอดคาสต์ การประชุมทางไกลผ่านวิดีโอ เครือข่าย AV การถ่ายภาพทางการแพทย์ สมาร์ทซิตี้/การค้าปลีกและผู้บริโภค
ชุดการประมวลผลวิดีโอและภาพ
ชุดประมวลผลภาพและวิดีโอคือชุด IP Core ยุคใหม่สำหรับการประมวลผลวิดีโอ ภาพ และการมองเห็น IP Core เหล่านี้จะส่งมอบวิดีโอโดยใช้โปรโตคอลการสตรีมวิดีโอของ Intel FPGA ซึ่งใช้โปรโตคอล AXI4-Stream ที่เป็นมาตรฐานอุตสาหกรรม IP Core ตัวแปลงโปรโตคอลช่วยให้สามารถทำงานร่วมกันได้กับมาตรฐานวิดีโอของ Avalon Streaming และ IP Core ชุดประมวลผลวิดีโอและภาพที่มีอยู่หรือ IP Core อื่นๆ ที่สอดคล้องกับโปรโตคอลวิดีโอของ Avalon Streaming
ชุดประมวลผลวิดีโอและภาพมาพร้อมกับคอร์ที่หลากหลายตั้งแต่ฟังก์ชันการประกอบอย่างง่าย เช่น การแปลงพื้นที่สี ไปจนถึงฟังก์ชันการปรับวิดีโอที่ทันสมัยที่สามารถใช้ในการปรับโพลีเฟสแบบตั้งโปรแกรมได้
- VIP Core ทั้งหมดนี้จะใช้มาตรฐานอินเทอร์เฟซ Avalon® Streaming (Avalon-ST) แบบเปิดที่มีต้นทุนต่ำจึงสามารถเชื่อมต่อได้ง่าย
- คุณสามารถใช้ VIP Core ในการสร้างห่วงโซ่สัญญาณการประมวลผลวิดีโอแบบกำหนดเองได้อย่างรวดเร็ว โดยใช้ซอฟต์แวร์ Intel® Quartus® Prime Lite หรือ Standard Edition และ Platform Designer ที่เกี่ยวข้อง
- คุณสามารถผสม และจับคู่คอร์ประมวลผลวิดีโอและรูปภาพกับ IP ที่เป็นกรรมสิทธิ์ของคุณเองได้
- คุณสามารถใช้ Platform Designer ในการรวมโปรเซสเซอร์และอุปกรณ์ต่อพ่วงอัตโนมัติ และสร้างลอจิกการควบคุม
- สามารถรองรับวิดีโอ 8K ที่ 60 fps หรือสูงกว่า
คุณสมบัติ
ฟังก์ชัน IP เอฟพีจีเอ Intel ชุดประมวลผลวิดีโอและภาพ
ฟังก์ชัน IP เอฟพีจีเอ Intel |
คำอธิบาย |
|---|---|
ใช้ตัวกรอง finite impulse response (FIR) 3x3, 5x5 หรือ 7x7 บนสตรีมข้อมูลภาพเพื่อปรับภาพให้ราบรื่นหรือคมชัดมากขึ้น |
|
ซ้อนและผสานสตรีมภาพที่หลากหลาย เป็นประโยชน์ในการใช้การโอเวอร์เลย์ข้อความและการซ้อนภาพในภาพ |
|
บันทึกแพ็คเก็ตข้อมูลวิดีโอโดยไม่ทำให้ล่าช้ามากขึ้นและเชื่อมต่อเพื่อติดต่อ IP ระบบสำหรับเก็บข้อมูลการติดตามวิดีโอ |
|
กำจัดและซ่อมแซมตัวจัดลำดับที่ไม่สมบูรณ์และการแก้ไขต่างๆ |
|
เปลี่ยนอัตราการสุ่มตัวอย่างข้อมูล chroma สำหรับเฟรมภาพ เช่น จาก 4:2:2 เป็น 4:4:4 หรือ 4:2:2 เป็น 4:2:0 |
|
นำเสนอวิธีการสตรีมคลิปวิดีโอและสามารถกำหนดค่าที่เวลารวมหรือเวลารันไทม์ |
|
คอร์ IP Clocked Video Interface แปลงรูปแบบวิดีโอที่จับเวลา (เช่น BT656, BT1120 และ DVI) เป็นวิดีโอ Avalon-ST และในทางกลับกัน |
|
เปลี่ยนแปลงวิธีการส่งตัวอย่างขอบเขตสีผ่านอินเทอร์เฟซ Avalon-ST ฟังก์ชันนี้สามารถใช้แยกและรวมวิดีโอสตรีมเพื่อควบคุมเส้นทางตัวอย่างขอบเขตสี |
|
แปลงข้อมูลภาพระหว่างพื้นที่สีที่แตกต่าง เช่น RGB เป็น YCrCb |
|
Guard Bands ที่กำหนดค่าได้ |
คอร์ IP Configurable Guard Bands เปรียบเทียบขอบเขตสีในสตรีมวิดีโออินพุตไปยังค่า guard bands ที่สูงกว่าหรือต่ำกว่า |
ซิงโครไนซ์การเปลี่ยนแปลงที่ทำกับสตรีมวิดีโอแบบเรียลไทม์ระหว่างสองฟังก์ชัน |
|
แปลงรูปแบบวิดีโอแบบอินเทอร์เลซเป็นรูปแบบวิดีโอแบบโปรเกรสซีฟโดยใช้อัลกอริทึมการดีอินเทอร์เลซแบบปรับการเคลื่อนไหว และรองรับอัลกอริทึม "bob" และ "weave", การตรวจจับ low-angle edge, การตรวจจับ 3:2 cadence และความหน่วงแฝงต่ำ |
|
บัฟเฟอร์เฟรมวิดีโอเป็น RAM ภายนอก คอร์นี้รองรับการบัฟเฟอร์แบบคู่หรือแบบสามพร้อมตัวเลือกการดรอปเฟรมและการทำซ้ำเฟรม |
|
อ่านวิดีโอจากหน่วยความจำภายนอกและเอาต์พุตเป็นสตรีม |
|
ให้วิดีโอสตรีมเชื่อมต่อสำหรับคุณสมบัติทางกายภาพของอุปกรณ์แสดงผล |
|
แปลงวิดีโอโปรเกรสซีพเป็นวิดีโออินเทอร์เลซโดยดรอปครึ่งเส้นของเฟรมโปรเกรสซีพที่เข้ามา |
|
ฟังก์ชัน IP เอฟพีจีเอ Intel Scaler ที่ใช้รหัส HDL ใช้พื้นที่น้อยกว่า Scaler เจนเนอเรชั่นแรกในชุดประมวลผลวิดีโอและภาพและมอบประสิทธิภาพที่สูงขึ้น ฟังก์ชัน Scaler II ยังลดทรัพยากรที่จำเป็นพร้อมรองรับอัตราการสุ่มตัวอย่างข้อมูล chroma 4:2:2 ทั้งอัลกอริทึมเชิงเส้นและโพลีเฟสมีให้มาพร้อมคุณสมบัติใหม่ของอัลกอริทึมแบบปรับได้ edge เพื่อลดความเบลอและให้ภาพที่สมจริง |
|
ให้สตรีมวิดีโอสลับได้แบบเรียลไทม์ |
|
สร้างสตรีมวิดีโอที่มีแถบสีนิ่งสำหรับใช้เป็นรูปแบบการทดสอบ |
|
ติดตามข้อมูลที่บันทึกจากตัวตรวจสอบวิดีโอและเชื่อมต่อกับคอนโซลระบบโฮสต์ผ่าน JTAG หรือ USB เพื่อแสดงผล |
เริ่มต้นใช้งาน
ตัวอย่างการออกแบบและชุดเครื่องมือพัฒนา
ตัวอย่างการออกแบบต่อไปนี้มีให้คุณใช้รันชุดเครื่องมือพัฒนา
ชื่อผลิตภัณฑ์ |
รองรับอุปกรณ์/ชุดเครื่องมือพัฒนา |
การ์ดลูก |
ตรงตามการออกแบบแพลตฟอร์ม |
ผู้ให้บริการ |
|---|---|---|---|---|
✓ |
Intel |
|||
ไม่มี |
✓ |
ALSE |
||
ไม่มี |
✓ |
Terasic |
||
✓ |
Intel |
วิดีโอสาธิต
หลักสูตรการฝึกอบรมออนไลน์
การฝึกอบรมนี้แนะนำแพลตฟอร์มวิดีโอเอฟพีจีเอและลำดับขั้นตอนการออกแบบ หลักสูตรนี้เน้นการพิจารณาการออกแบบและเทคนิคการดีบัก และอธิบายถึงข้อจำกัดของอัลกอริทึมของ IP การประมวลผลวิดีโอและภาพ
การประชุมเชิงปฏิบัติการเรื่องกรอบการออกแบบวิดีโอ (IDSP230)
ในการประชุมเชิงปฏิบัติการการประมวลผลวิดีโอและภาพภาคปฏิบัติที่ใช้ห้องปฏิบัติการนี้ คุณจะได้สำรวจกรอบ VIP เรียนรู้วิธีการออกแบบ VIP อย่างผู้เชี่ยวชาญและฝึกฝนประสบการณ์ตรงผ่านการฝึกหัดในห้องปฏิบัติการการประมวลผลวิดีโอและภาพ
เมตริกคุณภาพ IP
เบื้องต้น |
|
|---|---|
ปีที่ IP เปิดตัวครั้งแรก |
2009 |
รองรับซอฟต์แวร์ Intel® Quartus® เวอร์ชันล่าสุด |
18.1 |
สถานะ |
การผลิต |
สินค้าส่งมอบ |
|
สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้: ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์) โมเดลการจำลองสำหรับ ModelSim*-Intel® FPGA Edition ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์ Testbench หรือตัวอย่างการออกแบบ เอกสารที่มีการควบคุมการแก้ไข ไฟล์ Readme |
ใช่ ใช่ ใช่ ใช่ ใช่ ไม่ใช่ |
สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP |
ไม่มี |
การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้ |
ใช่ |
เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel |
ใช่ |
ภาษาต้นทาง |
Verilog |
ภาษา Testbench |
Verilog |
มีไดรเวอร์ซอฟต์แวร์ให้ |
ไฟล์ sw.tcl |
การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS) |
ไม่ระบุ |
การปรับใช้ |
|
อินเตอร์เฟซสำหรับผู้ใช้ |
วิดีโอจับเวลา (เข้าอินพุตวิดีโอจับเวลาและออกเอาต์พุตวิดีโอจับเวลา), Avalon®-ST (พาธข้อมูลอื่นๆ ทั้งหมด) |
ข้อมูลเมตา IP-XACT |
ไม่ใช่ |
การตรวจรับรอง |
|
รองรับการจำลอง |
ModelSim, VCS, Riviera-PRO, NCSim |
ตรวจสอบฮาร์ดแวร์แล้ว |
Arria® II GX/GZ, Arria® V, Intel® Arria® 10, Cyclone® IV ES/GX, Cyclone® V, Intel® Cyclone® 10, Intel® MAX® 10, Stratix® IV, Stratix® V |
ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว |
ไม่ใช่ |
หากมี มีการทดสอบใดบ้าง |
ไม่ระบุ |
หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง |
ไม่ระบุ |
หากมี ระบุวันที่ที่ดำเนินการ |
ไม่ระบุ |
หากไม่มี นี่มีการวางแผนไว้หรือไม่ |
ไม่ระบุ |
ความสามารถในการใช้งานร่วมกัน |
|
IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน |
ใช่ |
หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง |
Intel Arria 10, Intel Cyclone 10 |
มีรายงานการทำงานร่วมกัน |
ไม่ระบุ |
ตัวแก้ไขแกมมา
การแก้ไขแกมมาใช้เมื่อคุณจำเป็นต้องจำกัดค่าพิกเซลเป็นช่วงที่เจาะจงบนพื้นฐานของข้อมูลเกี่ยวกับจอแสดงผลที่กำลังจะถูกส่งไป จอแสดงผลบางจอมีการตอบกลับที่ไม่ใช่เชิงเส้นต่อแรงดันไฟฟ้าของสัญญาณวิดีโอ ส่งผลให้จำเป็นต้องมีการรีแมปค่าพิกเซลเพื่อแก้ไขการแสดงผล การแก้ไขแกมมาใช้ตารางค้นหาอินเทอร์เฟซ Avalon®-MM ในการแมปค่าพิกเซลไปที่ค่าอื่น
ตัวอย่างการแก้ไขแกมมาแสดงขึ้นเมื่ออินพุต Y'CbCr พร้อมค่าสี 8 บิตที่แตกต่างตั้งแต่ 0 ถึง 255 ผ่านการแก้ไขแกมมาซึ่งจะรีแมปค่าให้เหมาะสมภายในช่วง 16 ถึง 240 และถูกส่งไปยังเอาต์พุตวิดีโอจับเวลา
ตัวกรอง 2D FIR
คอร์ทรัพย์สินทางปัญญา (IP) ตัวกรองวิดีโอ 2D finite impulse response (FIR) ใช้ประมวลผลขอบเขตสีและส่งค่าพิกเซลผ่านตัวกรอง FIR ค่าสัมประสิทธิ์เป็นอินพุตผ่านอินเทอร์เฟซ Avalon Memory Mapped (Avalon-MM) ซึ่งสามารถเชื่อมต่อโดยโปรเซสเซอร์ Nios® II หรือผ่านอุปกรณ์ต่อพ่วงอื่นๆ ที่เข้าถึงการออกแบบ Qsys ที่มีพาธข้อมูลวิดีโอ
แผนภาพตัวอย่างที่ใช้ตัวกรอง 2D FIR แสดงขึ้นพร้อมกับอินพุตวิดีโอจับเวลาที่มีขอบเขตสี RGB ที่ฟอร์แมตแบบอนุกรมเพื่อส่งผ่านตัวกรอง FIR เมื่อการกรองเสร็จสิ้น ตัวจัดลำดับขั้นตอนขอบเขตสีใช้ในการฟอร์แมตขอบเขตสีซ้ำจาก 3 ขอบเขตสีแบบอนุกรมเป็น 3 ขอบเขตสีแบบขนาน ด้วย 3 ขอบเขตสีแบบขนาน เฟรมวิดีโอจะพร้อมส่งออกภายนอกผ่านคอร์เอาต์พุตวิดีโอจับเวลา
Alpha Blending Mixer และ Mixer II
คอร์ Alpha Blending Mixer และ Mixer II สามารถซ้อนเลเยอร์ภาพได้สูงสุด 12 หรือ 4 ชั้นภาพตามลำดับ และสามารถควบคุมรันไทม์ผ่านอินเทอร์เฟซ Avalon-MM ได้ การเข้าถึงจากโปรเซสเซอร์ Nios II ผ่านอินเทอร์เฟซ Avalon-MM คุณสามารถควบคุมตำแหน่งแต่ล่ะเลเยอร์ที่แสดงได้แบบไดนามิกและตามลำดับที่มีการโอเวอร์เลย์เลเยอร์ (Mixer I เท่านั้น) คุณสมบัติการผสมอัลฟาของ Mixer I รองรับการแสดงผลพิกเซสที่โปร่งใสหรือกึ่งโปร่งใส (Mixer I เท่านั้น)
คอร์ Mixer II มีตัวสร้างรูปแบบการทดสอบเพื่อใช้เป็นเลเยอร์พื้นหลัง นี่เป็นประโยชน์เพิ่มเติมเนื่องจากหนึ่งในสี่อินพุตไม่จำเป็นต้องมาจากคอร์ตัวสร้างรูปแบบการทดสอบ ประโยชน์อีกอย่างหนึ่งของ Mixer II คือความสามารถนการรองรับวิดีโอ 4K
แผนภาพตัวอย่างวิธีการที่คอร์ Mixer ถูกใช้แสดงพร้อมกับอินพุตวิดีโอจับเวลาที่ส่งฟีดวิดีโอที่ใช้งานบนอินพุต 0 เลเยอร์พื้นหลังมาจากตัวสร้างรูปแบบการทดสอบในตัว และคอร์ Frame Reader ที่กำลังอ่านกราฟิกแบบคงที่ เช่น โลโก้บริษัทบนอินพุต 1 ฟีดเหล่านี้จะถูกผสมเข้าด้วยกันเพื่อแสดงผลภาพวิดีโอพร้อมกราฟิกและพื้นหลังที่สร้างโดยตัวสร้างรูปแบบการทดสอบ
ขอแนะนำให้ฟีดอินพุต Mixer โดยตรงจากบัฟเฟอร์เฟรม เว้นแต่จะแน่ใจว่าอัตราเฟรมตามลำดับของอินพุตและเอาต์พุตและการชดเชยเลเยอร์อินพุตจะไม่ส่งผลให้เกิดการรอข้อมูลและการล็อควิดีโอต่อเนื่อง
Chroma Resampler
Chroma Resampler ใช้ในการเปลี่ยนแปลงฟอร์แมต chroma ของข้อมูลวิดีโอ วิดีโอที่ส่งในขอบเขตสี Y'CbCr สามารถสร้างตัวอย่างย่อยองค์ประกอบสี Cb และ Cr เพื่อบันทึกบนแบนด์วิดท์ข้อมูล Chroma Resampler ทำให้สามารถเปลี่ยนจากฟอร์แมตระหว่าง 4:4:4, 4:2:2 และ 4:2:0 ได้
ตัวอย่างแสดงอินพุตวิดีโอจับเวลากับ Y'CbCr ในฟอร์แมต 4:2:2 chroma กำลังปรับระดับโดย Chroma Resampler ให้เป็นฟอร์แมต 4:4:4 ฟอร์แมตวิดีโอที่ปรับระดับจะถูกส่งไปยัง Color Space Converter ซึ่งจะแปลงฟอร์แมตวิดีโอจาก Y'CbCr เป็น RGB เพื่อส่งออกไปยังคอร์เอาต์พุตวิดีโอจับเวลา
Clipper II
คอร์ Clipper ถูกใช้เมื่อคุณต้องการใช้ฟีดวิดีโอที่คงที่เพื่อส่งต่อ คอร์ Clipper สามารถกำหนดค่าได้ในระหว่างการรวมหรืออัปเดตผ่านอินเทอร์เฟซ Avalon-MM จากโปรเซสเซอร์ Nios II หรืออุปกรณ์ต่อพ่วงอื่นๆ Clipper มีความสาารถในการตั้งค่าวิธีการคลิปโดยการชดเชยจาก edges หรือพื้นที่สี่เหลี่ยมคงที่
ตัวอย่างแสดงสองอินแตนซ์ของ Clipper ที่ใช้พื้นที่ 400 x 400 พิกเซสจากอินพุตวิดีโอที่เกี่ยวข้อง 2 ฟีดวิดีโอคลิปนี้จะถูกผสมเข้าด้วยกันในคอร์ Mixer พร้อมกับกราฟิกอื่นๆ และตัวสร้างรูปแบบการทดสอบในตัวเป็นพื้นหลัง Mixer มีความสามารถในการปรับตำแหน่งอินพุตวิดีโอ เพื่อให้คุณสามารถกำหนดตำแหน่ง 2 ฟีดวิดีโอคลิปข้างกันโดยเพิ่มบัฟเฟอร์เฟรมหากจำเป็น
คอร์อินพุตและเอาต์พุตจับเวลา (I และ II)
คอร์อินพุตและเอาต์พุตจับเวลาถูกใช้บันทึกและส่งวิดีโอในฟอร์แมตต่างๆ เช่น BT656 และ BT1120
คอร์วิดีโออินพุตจับเวลาจะแปลงข้อมูลวิดีโอเข้าเป็นข้อมูลแพ็คเก็ตฟอร์แมตวิดีโอ Avalon Streaming (Avalon-ST) โดยกำจัดช่วงว่างแนวนอนและแนวตั้งที่เข้ามาและเก็บข้อมูลภาพที่ใช้งานเท่านั้น คอร์ให้คุณบันทึกวิดีโอที่หนึ่งความถี่และส่งข้อมูลไปยังส่วนที่เหลือของระบบ Qsys ซึ่งสามารถรันที่ความถี่เดียวกันหรือแตกต่างกัน
ตัวอย่างอินพุตวิดีโอจับเวลาแสดงการฟีดวิดีโอเข้าในบล็อกตัวปรับเพื่อปรับระดับจาก 1280 x 720 เป็น 1920 x 1080 หลังจากถูกส่งไปยังคอร์เอาต์พุตวิดีโอจับเวลา หากทั้งอินพุตและเอาต์พุตมีอัตราเฟรมเดียวกัน FIFOs ในอินพุตวิดีโอจับเวลาและเอาต์พุตวิดีโอจับเวลาจะถูกสร้างขึ้นเพื่อทำการแปลงโดยไม่ต้องใช้บัฟเฟอร์เฟรม
Color Plane Sequencer
ตัวจัดลำดับขอบเขตสีใช้ในการจัดการองค์ประกอบขอบเขตสีในระบบวิดีโอ สามารถใช้แปลงขอบเขตสีจากแบบการส่งแบบอนุกรมเป็นแบบขนาน (หรือในทางกลับกัน) เพื่อ "ทำซ้ำ" ช่องสัญญาณวิดีโอ (เช่น อาจจำเป็นต้องผลักดันระบบย่อยตัวตรวจสอบวิดีโอที่สอง หรือ “แยก” ช่องสัญญาณวิดีโอ (เช่น อาจจำเป็นต้องแยกขอบเขตอัลฟาจากเอาต์พุต 3 ขอบเขต RGB เป็น 4 ขอบเขตจากตัวอ่านเฟรม)
ตัวอย่างตัวจัดลำดับขอบเขตสีแสดงขึ้นพร้อมกับคอร์ IP วิดีโอตัวกรอง 2D FIR ซึ่งต้องใช้วิดีโอในการอินพุตและเอาต์พุตพร้อมกับขอบเขตสีแบบอนุกรม เพื่อส่งวิดีโอออกเป็นเอาต์พุตวิดีโอจับเวลาในฟอร์แมตที่ต้องการ ขอบเขตสีต้องถูกแปลงเป็นแบบขนานโดยตัวจัดลำดับขอบเขตสี
ตัวแปลงพื้นที่สี (I and II)
คอร์ตัวแปลงพื้นที่สี (CSC และตัวแปลงพื้นที่สี II) ถูกใช้เมื่อคุณต้องการแปลงระหว่างฟอร์แมตพื้นที่สี RGB และ Y'CrCb ขึ้นอยู่กับความต้องการฟอร์แมตอินพุตและเอาต์พุตวิดีโอของคุณ คุณอาจต้องแปลงฟอร์แมตสีที่แตกต่างกัน
ตัวอย่างตัวแปลงพื้นที่สีแสดงพร้อมกับการปรับระดับ Chroma Resampler ของวิดีโอ Y'CrCb และส่งไปยังตัวแปลงพื้นที่สี และแปลงเป็นฟอร์แมตสี RGB เพื่อส่งไปยังเอาต์พุตวิดีโอจับเวลา
ซิงโครไนเซอร์ตัวควบคุม
ซิงโครไนเซอร์ตัวควบคุมใช้งานร่วมกับตัวควบคุมหลัก Avalon-MM เช่น โปรเซสเซอร์ Nios II หรืออุปกรณ์ต่อพ่วงอื่นๆ ซิงโครไนเซอร์ตัวควบคุมใช้เพื่อซิงโครไนซการเปลี่ยนแปลงการกำหนดค่ารันไทม์ในบล็อก IP วิดีโอหนึ่งหรือมากกว่าโดยสอดคล้องกับข้อมูลวิดีโอที่กำลังเปลี่ยนแปลง การเปลี่ยนแปลงการกำหนดค่าบางอย่างอาจเกิดขึ้นด้านอัปสตรีมจากคอร์ IP วิดีโอ ขณะที่เฟรมวิดีโอยังคงส่งผ่านในฟอร์แมตก่อนหน้า เพื่อให้การส่งราบรื่นและหลีกเลี่ยงข้อผิดพลาดบนหน้าจอ ซิงโครไนเซอร์ตัวควบคุมถูกใช้เพื่อปรับการสลับการกำหนดค่าเป็นข้อมูลเฟรมวิดีโอที่เข้ามาใหม่ที่เข้ามาถึงคอร์
ตัวอย่างซิงโครไนเซอร์ตัวควบคุมแสดงพร้อมกับโปรเซสเซอร์ Nios II ที่กำหนดค่าตัวสร้างรูปแบบการทดสอบเพื่อเปลี่ยนขนาดเฟรมจาก 720p เป็น 1080p ซิงโครไนเซอร์ตัวควบคุมได้รับแจ้งจากโปรเซสเซอร์ Nios II ว่าข้อมูลเฟรมวิดีโอจะเปลี่ยนแปลงในไม่ใช้ แต่ยังรอการกำหนดค่าซ้ำของเอาต์พุตวิดีโอจับเวลา จนกว่าเฟรมใหม่จะส่งผ่านบัฟเฟอร์เฟรมมายังซิงโครไนเซอร์ตัวควบคุม ซิงโครไนเซอร์ตัวควบคุมจะอ่านแพ็คเก็ตข้อมูลควบคุมของเฟรมเพื่อกำหนดว่าตรงกับการกำหนดค่าใหม่หรือไม่ และจะอัปเดตคอร์เอาต์พุตวิดีโอจับเวลาเป็นการตั้งค่าใหม่่ เพื่อเปลี่ยนแปลงความละเอียดบนเอาต์พุตวิดีโออย่างราบรื่น
Deinterlacer (I และ II) และ Broadcast Deinterlacer
คอร์ Deinterlacer (Deinterlacer, Deinterlacer II และ Broadcast Deinterlacer) จะเเปลงเฟรมวิดีโอแบบอินเทอร์เลซเป็นเฟรมวิดีโอสแกนแบบโปรเกรสซีพ มีหลายอัลกอริทึมสำหรับการดีอินเทอร์เลซวิดีโอให้เลือกใช้ ขึ้นอยู่กับคุณภาพที่ต้องการ พื้นที่ลอจิกที่ใช้และแบนด์วิดท์หน่วยความจำภายนอกที่มีอยู่
ตัวอย่างวิธีการใช้คอร์ Deinterlacer แสดงพร้อมกับอินพุตวิดีโอจับเวลารับเฟรมอินเทอร์เลซ และส่งผ่าน Deinterlacer ซึ่งจะดำเนินการกับหน่วยความจำภายนอกและคอร์บัฟเฟอร์เฟรม หลังจากดีอินเทอร์เลซวิดีโอเป็นฟอร์แมตสแกนแบบโปรเกรสซีพแล้วจะถูกส่งผ่านคอร์เอาต์พุตวิดีโอจับเวลา
บัฟเฟอร์เฟรม (I และ II)
คอร์บัฟเฟอร์เฟรมและบัฟเฟอร์เฟรม II ถูกใช้บัฟเฟอร์ฟิลด์วิดีโอแบบโปรเกรสซีฟและแบบอินเทอร์เลซ และสามารถรองรับการบัฟเฟอร์แบบคู่หรือแบบสาม พร้อมตัวเลือกในการดรอปและทำซ้ำเฟรมแบบต่างๆ ในกรณี เช่น การดีอินเทอร์เลซวิดีโอ การเปลี่ยนอัตราเฟรมวิดีโอ หรือบางครั้งการผสมผสานวิดีโอ จำเป็นต้องใช้บัฟเฟอร์เฟรม
ตัวอย่างวิธีการใช้บัฟเฟอร์เฟรมแสดงขณะคอร์อินพุตวิดีโอจับเวลากำลังรับวิดีโอที่ 30 เฟรมต่อวินาที (fps) และต้องแปลงเป็น 60 fps คอร์บัฟเฟอร์เฟรมถูกใช้ในการบัฟเฟอร์หลายเฟรมและรองรับการทำซ้ำเฟรม เพื่อให้อัตราเฟรมสามารถแปลงเป็น 60 fps ได้ จากนั้นส่งออกผ่านคอร์เอาต์พุตวิดีโอจับเวลา
ตัวอ่านเฟรม
คอร์ตัวอ่านเฟรมถูกใช้ในการอ่านเฟรมวิดีโอที่เก็บไว้ในหน่วยความจำภายนอก และเอาต์พุตออกเป็นสตรีมวิดีโอ Avalon-ST ข้อมูลจะถูกเก็บเป็นค่าพิกเซลวิดีโอเท่านั้น
ตัวอย่างแสดงการใช้ตัวอ่านเฟรมในการถึงกราฟิกโลโก้บริษัทมาโอเวอร์เลย์บนสตรีมวิดีโอ และผสานเลเยอร์เข้าด้วยกันผ่านคอร์ Mixer จากจุดนั้น วิดีโอที่ผสานแล้วจะถูกส่งออกไปยังคอร์เอาต์พุตวิดีโอจับเวลา Mixer สามารถเลือกกำหนดค่าหรือรวมช่องสัญญาณอัลฟา ในกรณีนี้ ตัวอ่านเฟรมจะถูกกำหนดค่าให้อ่าน 3 ขอบเขตสีและหนึ่งขอบเขตอัลฟา ซึ่งสามารถ "แยก" โดยใช้ตัวแปลงพื้นที่สี (ไม่แสดง) ก่อนอินพุตไปยัง Mixer
Scaler II
คอร์ Scaler II ถูกใช้ปรับขนาดเฟรมวิดีโอเพิ่มขึ้นหรือลดลง ซึ่งรองรับหลายอัลกอริทึม รวมถึงการปรับแบบ nearest neighbor, bilinear, bicubic และ polyphase/Lanczos หน่วยความจำบนชิปถูกใช้ในการบัฟเฟอร์สัญญาณวิดีโอที่ใช้ในการปรับ ด้วยอัตราการปรับที่สูงกว่าที่ต้องใช้พื้นที่เก็บเพิ่มขึ้น
ตัวอย่างคอร์ Scaler II แสดงโดยใช้ขนาดเฟรมวิดีโอ 720p จากอินพุตวิดีโอจับเวลาและปรับระดับเป็น 1080p และส่งเป็นเอาต์พุตวิดีโอจับเวลา
สวิตช์ (I และ II)
คอร์สวิตช์ให้ผู้ใช้เชื่อมต่อสูงสุด 12 สตรีมวิดีโออินพุตจนถึง 12 สตรีมวิดีโอเอาต์พุต สวิตช์ไม่ผสานหรือทำซ้ำสตรีมวิดีโอแต่ให้คุณเปลี่ยนเส้นทางจากพอร์ตอินพุตไปยังพอร์ตเอาต์พุต ไม่จำเป็นต้องเชื่อมต่อพอร์ตเอาต์พุตทั้งหมดเว้นแต่คุณต้องการที่จะสามารถตรวจสอบสตรีมวิดีโอนั้น การควบคุมสวิตช์ทำผ่านอินเทอร์เฟซ Avalon-MM ที่เข้าถึงได้โดยโปรเซสเซอร์ Nios II หรืออุปกรณ์ต่อพ่วงที่แมป Avalon-MM อื่น
ตัวอยางสวิตช์แสดงพร้อมกับอินพุตวิดีโอจับเวลาและตัวสร้างรูปแบบการทดสอบที่ฟีด 2 พอร์ตบนสวิตช์ พอร์ตเอาต์พุตสวิตช์ที่สองไม่ถูกเชื่อมต่อ และโปรเซสเซอร์ Nios II จะควบคุมสองฟีดที่ส่งไปยังพอร์ตที่เชื่อมต่อกับเอาต์พุตวิดีโอจับเวลาเพื่อแสดงผล
ตัวสร้างรูปแบบการทดสอบ II
คอร์ตัวสร้างรูปแบบการทดสอบให้คุณสร้างจำนวนภาพเพื่อทดสอบอินเทอร์เฟซวิดีโอของคุณได้อย่างรวดเร็ว คอร์สามารถกำหนดค่าได้สำหรับขนาดภาพที่แตกต่างกันมากมาย รวมถึงฟอร์แมตสี RGB และ YCbCr
คุณสามารถใช้คอร์ตัวสร้างรูปแบบการทดสอบควบคู่กับคอร์เอาต์พุตวิดีโอจับเวลาเพื่อตรวจสอบอินเทอร์เฟซวิดีโอของระบบของคุณอย่างรวดเร็ว ด้วยข้อมูลทางเทคนิคของวิดีโอที่คุณต้องการ การออกแบบให้เสร็จสิ้นใช้เพียงไม่กี่นาทีในการตรวจสอบอินเทอร์เฟซเพื่อสร้างภาพบนจอแสดงผลภายนอกได้อย่างรวดเร็ว
ตัวตรวจสอบวิดีโอ Avalon-ST
ตัวตรวจสอบวิดีโอ Avalon-ST เป็นคอร์ที่สามารถแทรกแบบอนุกรมในพาธข้อมูลวิดีโอของคุณซึ่งอ่านข้อมูลแพ็คเก็ตวิดีโอ Avalon-ST และให้ข้อมูลการวิเคราะห์ไปยังระบบติดตาม ตัวตรวจสอบวิดีโอจะถูกแทรกเมื่อคุณต้องการตรวจสอบพาธข้อมูลวิดีโอเพื่อการวิเคราะห์และข้อมูลสถิติ เมื่อรวมกับคอร์ระบบติดตามและเชื่อมต่อภายนอกผ่านพอร์ตดีบัก เช่น JTAG หรือผ่านสายดาวน์โหลดเอฟพีจีเอ Intel คุณจะสามารถมองเห็นพฤติกรรมของระบบวิดีโอได้ชัดเจนมากขึ้น คุณสามารถใช้คอนโซลระบบเป็นแพลตฟอร์มเสมือนจริงเพื่อแสดงผลข้อมูลนี้
ตัวอย่างแสดงตัวตรวจสอบวิดีโอ Avalon-ST แทรกก่อนและหลังตัวจัดลำดับขอบเขตสี ซึ่งใช้เพื่อตรวจสอบข้อมูลแพ็คเก็ตวิดีโอที่มาจากเอาต์พุตวิดีโอจับเวลาและจากตัวจัดลำดับขอบเขตสี ตัวตรวจสอบวิดีโอไม่ได้เปลี่ยนแปลงข้อมูลวิดีโอเนื่องจากส่งผ่านไปยังคอร์ ตัวตรวจสอบวิดีโอจะถูกเชื่อมต่อกับระบบติดตามซึ่งในกรณีนี้เข้าถึงได้ผ่าน JTAG
ระบบติดตาม
ระบบติดตามถูกใช้ในการเข้าถึงจอคอร์วิดีโอ Avalon-ST ที่แทรกในการออกแบบเพื่อให้ได้ข้อมูลการวิเคราะห์วิดีโอ สามารถใช้หลายคอร์ตัวตรวจสอบวิดีโอเพื่อเชื่อมต่อกับตัวควบคุมระบบติดตาม ระบบติดตามเชื่อมต่อกับโฮสต์โดยใช้อินเทอร์เฟซดีบัก โดยทั่วไป เช่น ขั้วต่อ JTAG หรืออินเทอร์เฟซสายดาวน์โหลดเอฟพีจีเอ Intel ถ้ามี
ตัวอย่างแสดงระบบติดตามที่ใช้กับตัวตรวจสอบวิดีโอ Avalon-ST สองตัวที่แทรกก่อนและหลังตัวจัดลำดับขอบเขตสี ตัวตรวจสอบวิดีโอจะถูกเชื่อมต่อกับระบบติดตามซึ่งในกรณีนี้เข้าถึงได้ผ่าน JTAG
ลิงก์ที่เกี่ยวข้อง
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA
การออกแบบด้วย IP Core ของ Intel® FPGA
เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro
I-Tested
Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ
IP Core ของพาร์ทเนอร์ Intel® FPGA
เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA
การรับรอง IP Core
Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น
ติดต่อฝ่ายขาย
ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว