ชุดประมวลผลภาพและวิดีโอ
ชุดประมวลผลวิดีโอและภาพ Intel® FPGA เป็นชุดฟังก์ชันทรัพย์สินทางปัญญา Intel® FPGA (IP) รุ่นถัดไปที่คุณสามารถใช้เพื่ออำนวยความสะดวกในการพัฒนาการออกแบบการประมวลผลวิดีโอ และภาพแบบกำหนดเองได้ ฟังก์ชัน IP เอฟพีจีเอ Intel เหมาะสำหรับใช้ในแอปพลิเคชันการประมวลผลภาพและการแสดงผลที่หลากหลาย เช่น สตูดิโอบรอดคาสต์ การประชุมทางไกลผ่านวิดีโอ เครือข่าย AV การถ่ายภาพทางการแพทย์ การตรวจสอบทางอุตสาหกรรมและหุ่นยนต์ สมาร์ทซิตี้/การค้าปลีกและผู้บริโภค
คู่มือผู้ใช้ IP เอฟพีจีเอ Intel® สำหรับชุดประมวลผลวิดีโอและภาพ ›
ชุดประมวลผลภาพและวิดีโอ
ชุดประมวลผลภาพและวิดีโอประกอบด้วย IP Core ที่มีตั้งแต่ฟังก์ชันชุดส่วนประกอบอย่างง่าย เช่น ชุดวิดีโอและ genlock ที่จับเวลา การแปลงพื้นที่สี และมิกเซอร์ ไปจนถึงฟังก์ชันการประมวลผลที่ซับซ้อน ซึ่งสามารถใช้การปรับขนาดที่ตั้งโปรแกรมได้ การแก้ไขความผิดเพี้ยนที่ไม่เป็นเชิงเส้นตามต้องการ 3D Look-Up Table การแมปโทนที่ปรับได้ และอื่นๆ อีกมากมาย
- IP Core การประมวลผลภาพและวิดีโอทั้งหมดจะใช้อินเตอร์เฟซข้อมูลวิดีโอจากการสตรีมของ Intel® FPGA สำหรับ I/O ของวิดีโอ โดยอิงตามโปรโตคอล AXI4-Stream ที่เป็นมาตรฐานอุตสาหกรรม
- คุณสามารถผสมและจับคู่ IP Core การประมวลผลวิดีโอและภาพกับ IP Core ที่เป็นกรรมสิทธิ์ของคุณได้
- การใช้สถาปัตยกรรม Intel® Agiglex™ FPGA – ชุดประมวลผลวิดีโอและภาพสามารถประมวลผลวิดีโอ 8K ที่ 60 เฟรมต่อวินาที โดยมีสี่พิกเซลในแบบขนานที่ 600MHz
- รองรับความยืดหยุ่นในการประมวลผล 1-8 พิกเซลในแบบขนาน
- รองรับสัญลักษณ์สี 1-4 ต่อพิกเซล และขอบเขตสี RGB และ YCbCr 444, 422 และ 420
- ความแม่นยำของข้อมูล 8-16 บิตต่อสัญลักษณ์
- ฟิลด์วิดีโอที่มีขนาด 1-16384 พิกเซล ในทั้งความสูงและความกว้าง
อินเทอร์เฟซเอเจนต์ที่แมปหน่วยความจำ Avalon สำหรับการควบคุมรันไทม์ และอินเทอร์เฟซโฮสต์ที่แมปหน่วยความจำของ Avalon สำหรับการใช้หน่วยความจำภายนอกโดยอนุญาตให้แปลงปุ่มกดใน Intel Platform Designer ไปเป็นอินเทอร์เฟซที่แมปหน่วยความจำมาตรฐานอุตสาหกรรม AXI4-S หรือ AXI4-Stream หากจำเป็น
- คุณสามารถใช้ IP การประมวลผลวิดีโอและภาพเพื่อสร้างห่วงโซ่สัญญาณการประมวลผลวิดีโอและภาพที่กำหนดเองได้โดยใช้ Platform Designer รวมถึงการผสานรวมโปรเซสเซอร์และอุปกรณ์ต่อพ่วงแบบฝังโดยอัตโนมัติและสร้างลอจิกการควบคุม
คุณสมบัติ
ฟังก์ชัน Intel FPGA IP ของชุดการประมวลผลวิดีโอและภาพ
ฟังก์ชัน IP เอฟพีจีเอ Intel |
คำอธิบาย |
---|---|
อินพุตวิดีโอที่จับเวลา (CVI) และเอาท์พุตวิดีโอที่จับเวลา (CVO) |
IP Core สำหรับอินเทอร์เฟซวิดีโอที่จับเวลาจะแปลงรูปแบบวิดีโอที่จับเวลา (เช่น BT656, BT1120 และ DVI) ให้เป็นวิดีโอแบบ AXI4-Streaming และในทางกลับกัน |
ทำการแมปข้อมูลพิกเซลและข้อมูลเวลาของวิดีโอใหม่จากโปรโตคอลแบบ Full-Raster ที่ได้จากการสตรีมของ Intel FPGA ไปเป็นรูปแบบวิดีโอแบบจับเวลา |
|
แมปข้อมูลพิกเซลและข้อมูลเวลาของวิดีโอใหม่จากรูปแบบวิดีโอที่จับเวลาไปเป็นโปรโตคอลสตรีมมิ่งแบบ Full Raster ของ Intel FPGA |
|
ให้การแปลงที่ไหลลื่นระหว่างโปรโตคอลการสตรีมแบบ Full-Raster ของ Intel FPGA และ โปรโตคอลการสตรีมวิดีโอแบบไลท์ของ Intel FPGA |
|
ออกอากาศบัสวิดีโออินพุตเดี่ยว (ในหลายรูปแบบ) ไปยังปลายทางหลายแห่ง |
|
กำหนดเส้นทางสัญญาณแบบแยกไปทั่วการออกแบบ FPGA ภายใต้การควบคุมซอฟต์แวร์ Crosspint ข้อมูลอินพุต M ไปยังเอาต์พุต N สำหรับสัญญาณบิตเดี่ยว |
|
ตัวแยกและเราเตอร์ Genlock strobe แบบหลายช่อง IP Core นี้อนุญาตให้ส่งสัญญาณเวลา Genlock ไปยัง FPGA ที่เป็นเครื่องกำเนิดสัญญาณนาฬิกาวิดีโอแบบหลายอัตราภายในหรือภายนอก เพื่ออำนวยความสะดวกให้กับ Genlock ของนาฬิกาอินพุต และเอาต์พุตวิดีโอ และ/หรือการซิงโครไนซ์เฟรม โดยอิงตามตัวทำเครื่องหมายเวลาวิดีโอที่ได้มาจาก IP Core ของการเชื่อมต่อวิดีโอ |
|
สร้างสัญญาณเวลาของวิดีโอแบบเรียลไทม์ตามมาตรฐาน Full Raster หรือวิดีโอที่จับเวลา |
|
สร้างสตรีมวิดีโอที่มีรูปแบบการทดสอบ |
|
ครอบตัดพื้นที่ที่ใช้งานอยู่จากสตรีมวิดีโอ และทิ้งส่วนที่เหลือ |
|
ส่งมอบโซลูชันที่มีประสิทธิภาพสำหรับการแปลงพื้นที่สีวิดีโอ และช่วงไดนามิก การซ้อนภาพแบบใช้กุญแจสี และการสร้างเอฟเฟกต์ศิลปะ |
|
ใช้การแก้ไขทางเรขาคณิต และการบิดเบี้ยวที่ไม่ใช่เชิงเส้นที่เกิดขึ้นกับการสตรีมวิดีโอแบบเรียลไทม์ |
|
แก้ไขภาพและวิดีโอที่มีแสงน้อยเพื่อแสดงรายละเอียดที่มองไม่เห็น |
|
ปรับขนาดสตรีมวิดีโออินพุตเพื่อสร้างเอาต์พุตที่มีความสูง และ/หรือความกว้างต่างกัน |
|
ใช้ตัวกรอง finite impulse response (FIR) 3x3, 5x5 หรือ 7x7 บนสตรีมข้อมูลภาพเพื่อปรับภาพให้ราบรื่นหรือคมชัดมากขึ้น |
|
ช่วยให้สามารถสลับสตรีมวิดีโอในแบบเรียลไทม์ได้ |
|
ช่วยให้คุณวางซ้อนฟิลด์วิดีโอจากอินพุตหลายรายการพร้อมกัน ไม่ว่าจะมี หรือไม่มีการไล่สีโหมดอัลฟาได้ (ความโปร่งใส) Mixer ใช้สำหรับการโอเวอร์เลย์ข้อความ และการซ้อนภาพในภาพ |
|
แปลงรูปแบบการสุ่มตัวอย่างสีต่างๆ ที่มีอยู่ในขอบเขตสี YCbCr ไปมา เช่น จาก 4:2:2 เป็น 4:4:4 หรือ 4:2:2 เป็น 4:2:0 |
|
แปลงข้อมูลวิดีโอระหว่างขอบเขตสี เช่น RGB เป็น YCbCr |
|
แปลงข้อมูลภาพระหว่างพื้นที่สีที่แตกต่าง เช่น RGB เป็น YCrCb |
|
บัฟเฟอร์เฟรมวิดีโอเป็น RAM ภายนอก IP Core นี้รองรับการบัฟเฟอร์แบบคู่หรือแบบสามพร้อมตัวเลือกการดรอปเฟรมและการทำซ้ำเฟรม |
|
แปลงระหว่างสามโปรโตคอลอินเทอร์เฟซ: Avalon สตรีมมิ่งวิดีโอ, Intel FPGA สตรีมมิ่งวิดีโอแบบ lite และ Intel FPGA สตรีมมิ่งวิดีโอแบบเต็ม |
|
ช่วยให้ถ่ายโอนหลายพิกเซลในรอบสัญญาณนาฬิกาเดียวได้ (จังหวะ) แปลงจากค่าพิกเซลหนึ่งค่าในแบบขนานที่อินเทอร์เฟซอินพุตเป็นจำนวนพิกเซลที่ต่ำกว่า หรือสูงกว่าในแบบขนานที่อินเทอร์เฟซเอาท์พุต |
|
เปรียบเทียบแต่ละขอบเขตสีในสตรีมวิดีโออินพุตกับค่า Guard Bands บนและล่าง นี่จะแทนที่ค่าพิกเซลที่อยู่นอก Guard Bands ด้วยค่า Guard Bands ตามลำดับ |
|
ส่งมอบโซลูชันการจัดเก็บบัฟเฟอร์ FIFO พร้อมอินเทอร์เฟซอินพุต และเอาต์พุตที่สอดคล้องกับโปรโตคอลวิดีโอสตรีมมิ่ง Intel FPGA |
|
แปลงรูปแบบวิดีโอแบบอินเทอร์เลซเป็นรูปแบบวิดีโอแบบโปรเกรสซีฟโดยใช้อัลกอริทึมการดีอินเทอร์เลซ ปัจจุบันรองรับเฉพาะอัลกอริธึม "bob" (จะมีการเพิ่ม "weave", การตรวจจับ low-angle edge, การตรวจจับ 3:2 cadence และการปรับการเคลื่อนไหวในอนาคต) |
|
ลบและซ่อมแซมลำดับที่ไม่เหมาะสม และเคสข้อผิดพลาดในสตรีมข้อมูลขาเข้าเพื่อสร้างสตรีมเอาท์พุตที่รวมกับโมเดลการใช้งานที่สมบูรณ์แบบ |
|
Color Plane Sequencer |
เปลี่ยนวิธีการส่งตัวอย่างขอบเขตสีไปยังโปรโตคอลการสตรีมวิดีโอ Intel FPGA ฟังก์ชันนี้สามารถใช้แยกและรวมวิดีโอสตรีมเพื่อควบคุมเส้นทางตัวอย่างขอบเขตสี |
ตัวแก้ไขแกมมา |
ให้วิดีโอสตรีมเชื่อมต่อสำหรับคุณสมบัติทางกายภาพของอุปกรณ์แสดงผล |
แปลงวิดีโอโปรเกรสซีพเป็นวิดีโออินเทอร์เลซโดยดรอปครึ่งเส้นของเฟรมโปรเกรสซีพที่เข้ามา |
|
Chroma Key | ผนวกระนาบ alpha เพิ่มเติมให้กับแต่ละพิกเซลที่เข้ามาของข้อมูลวิดีโอ ค่า alpha ที่พ่วงเข้ามาเป็นค่าคงที่หรือเป็นไปตามเงื่อนไขขึ้นอยู่กับค่าของพิกเซล IP นี้ร่วมกับ Mixer IP ทำให้สามารถใช้งาน Chroma Key ได้ |
Stream Cleaner | แก้ไขสตรีมวิดีโอที่เสียหาย |
เมตริกคุณภาพ IP
เบื้องต้น |
|
---|---|
ปีที่ IP เปิดตัวครั้งแรก |
2021 |
รองรับซอฟต์แวร์ Intel® Quartus® เวอร์ชันล่าสุดหรือไม่ |
ใช่ |
สถานะ |
การผลิต |
สินค้าส่งมอบ |
|
สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้: ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์) ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์ Testbench หรือตัวอย่างการออกแบบ เอกสารที่มีการควบคุมการแก้ไข |
ใช่ ใช่ ใช่ |
สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP |
ไม่มี |
การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้ |
ใช่ |
เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel |
ใช่ |
ภาษาต้นทาง |
ระบบ Verilog |
ภาษา Testbench |
ระบบ Verilog |
มีไดรเวอร์ซอฟต์แวร์ให้ |
ใช่ |
การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS) |
เซิร์ฟเวอร์เฉพาะ |
การปรับใช้ |
|
อินเตอร์เฟซสำหรับผู้ใช้ |
วิดีโอที่จับเวลา (ไปยัง IP Core ที่เกี่ยวข้อง), วิดีโอจาก Avalon Streaming, การสตรีมแบบ Full Faster จาก Intel FPGA, วิดีโอจากการสตรีมของ Intel® FPGA, แมปหน่วยความจำ Intel Avalon |
ข้อมูลเมตา IP-XACT |
ไม่ใช่ |
การตรวจรับรอง |
|
รองรับการจำลอง |
VCS, VCS MX, Active-HDL, Riviera-PRO, Xcelium, Questa-Intel FPGA Edition, Questa |
ตรวจสอบฮาร์ดแวร์แล้ว |
Intel® Arria® 10 GX |
ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว |
ไม่ใช่ |
หากมี มีการทดสอบใดบ้าง |
ไม่ระบุ |
หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง |
ไม่ระบุ |
หากมี ระบุวันที่ที่ดำเนินการ |
ไม่ระบุ |
หากไม่มี นี่มีการวางแผนไว้หรือไม่ |
ไม่ระบุ |
ความสามารถในการใช้งานร่วมกัน |
|
IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน |
ใช่ |
หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง |
Intel® Cyclone® 10, Intel® Arria® 10, Intel® Stratix® 10, Intel Agilex |
มีรายงานการทำงานร่วมกัน |
ไม่ระบุ |