ตัวอย่างการออกแบบ MAX® II และ MAX CPLD

author-image

โดย

ตัวอย่างที่แสดงใน Table 1 ถึง 5 แสดงให้เห็นถึงคุณสมบัติต่างๆ ของตระกูล MAX II และตระกูล CPLD ที่ใช้พลังงานต่ําMAXโดยใช้ซอฟต์แวร์ Quartus® II หรือ MAX+PLUS® II สําหรับข้อมูลเพิ่มเติมเกี่ยวกับวิธีป้อนข้อมูลการออกแบบที่แตกต่างกัน โปรดดูไฟล์ช่วยเหลือในซอฟต์แวร์ Quartus II หรือ MAX+PLUS II

ตัวอย่างการออกแบบเหล่านี้มีไว้สําหรับอุปกรณ์Intel® FPGAเท่านั้น ตัวอย่างมีให้ตาม "ตามที่เป็นอยู่" และมาพร้อมการรับประกัน

แต่ละตัวอย่างการออกแบบในตาราง 1 ถึง 3 มีดังต่อไปนี้:

  • ซอร์สโค้ดใน Verilog
  • Testbench ใน Verilog
  • เวอร์ชันซอฟต์แวร์ Quartus II Web Edition เวอร์ชัน 6.0 ไฟล์โครงการและไฟล์โปรแกรมสําหรับบอร์ดสาธิต MDN B2 หรือ MDN B3 (องค์ประกอบลอจิก (LE) และทรัพยากร I/O ที่แสดงใน Table 1 ถึง 3 ได้มาจากการคอมไพล์การออกแบบโดยใช้ซอฟต์แวร์ Quartus II เวอร์ชั่น 7.2)
  • ไฟล์โครงการซอฟต์แวร์ ModelSim* 6.1d Web Edition พร้อมด้วย testbench, ไฟล์ภาพคลื่น
    • ไฟล์การจําลองไม่รวมสําหรับการจําลองขนาดใหญ่
  • เอกสาร

ตัวอย่างเพิ่มเติมมีอยู่ในหน้า MAX II Reference Designs

MAX II และMAXตัวอย่างการออกแบบ CPLD ในตาราง 5 ถูกจัดกลุ่มตามฟังก์ชันการทํางาน คลิกวิธีการป้อนข้อมูลการออกแบบเพื่อดูตัวอย่างการออกแบบ

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้