ตัวอย่างนี้อธิบายถึงตัวนับที่สามารถโหลดได้ 8 บิตพร้อมการเปิดใช้งานจํานวน การสร้างเสมอที่ไฮไลต์เป็นข้อความสีแดงจะอธิบายว่าตัวนับควรทํางานอย่างไร
สําหรับข้อมูลเพิ่มเติมของ Verilog ให้ไปที่:
behav_counter.v
โมดูล behav_counter( d, clk, ชัดเจน, โหลด, up_down, qd);
อินพุตการรายงานพอร์ต [7:0] d;
CLK อินพุต ;
ล้างอินพุต ;
โหลดอินพุต ;
อินพุต up_down;
เอาต์พุต [7:0] qd;
reg [7:0] cnt;
@ เสมอ (posedge clk)
จะเริ่ม
หาก (!clear)
cnt <= 8'h00;
หาก (โหลด)
cnt <= d;
หาก (up_down)
cnt <= cnt + 1;
cnt
<= cnt - 1;
QD ของ End Assign = cnt;
endmodule