DDR4 EMIF Intel® FPGA IP

DDR4 ส่งมอบประสิทธิภาพที่สูงยิ่งขึ้น ความหนาแน่นที่มากขึ้น และพลังงานที่ต่ำกว่า รวมถึงฟีเจอร์การควบคุมที่มากกว่า เมื่อเทียบกับ DDR3 Intel FPGA DDR4 EMIF IP นำเสนอโซลูชันสำหรับความต้องการด้านหน่วยความจำในการประมวลผลสูงสำหรับระบบไคลเอนต์ และศูนย์ข้อมูล

DDR4 EMIF Intel® FPGA IP

Intel® Agilex™ FPGAs & SOCs, Intel® Stratix® 10 FPGAs & SOC และ Intel® Arria® 10 FPGAs ใช้คอนโทรลเลอร์หน่วยความจำ DRAM ที่แข็งแกร่งและ PHY การเสริมความแข็งแกร่งให้กับคอนโทรลเลอร์และ PHY ส่งมอบข้อดีมากมาย ซึ่งรวมถึง:

  • วงจรการพัฒนาที่สั้นลง และการออกตัวสู่ตลาดที่เร็วขึ้น เนื่องจากระยะเวลาก่อนปิดการพัฒนา
  • มีแหล่งข้อมูลลอจิก FPGA Fabric มากมายสำหรับแอปพลิเคชันของผู้ใช้
  • fmax, ประสิทธิภาพ และความหน่วงแฝงที่ดียิ่งขึ้น
  • โซลูชันพลังงานต่ำ

คุณสมบัติ

ส่วนประกอบ

Intel Agilex SOC FPGA

Intel Stratix 10 SOC FPGA

คอนโทรลเลอร์และ PHY

  • ยาก
  • ยาก

รูปแบบหน่วยความจำ และความกว้างข้อมูลสูงสุด

  • สูงสุด 72 บิตในรูปแบบแยกและ DIMM หลายระดับ
  • สูงสุด 72 บิตในรูปแบบแยกและ DIMM หลายระดับ
  • รองรับ Ping Pong PHY

ความเร็วสัญญาณนาฬิกาลอจิกของผู้ใช้

  • อัตรารายไตรมาส
  • อัตรารายไตรมาส
  • Half Rate

ECC

  • รหัส ECC 8 บิตแบบซอฟต์ที่มีการแก้ไขข้อผิดพลาดแบบเดี่ยว การตรวจจับความผิดพลาดแบบคู่ (SECDED)
  • ECC ใช้รูปแบบการเข้ารหัส Hamming
  • รหัส ECC 8 บิตแบบซอฟต์ที่มีการแก้ไขข้อผิดพลาดแบบเดี่ยว การตรวจจับความผิดพลาดแบบคู่ (SECDED)
  • ECC ใช้รูปแบบการเข้ารหัส Hamming

ฟีเจอร์คอนโทรลเลอร์

  • นโยบายการเปิดหน้าเว็บ
  • ความหน่วงแฝงเพิ่มเติม
  • การเรียงลำดับข้อมูลใหม่
  • การจัดการแบงค์ล่วงหน้า
  • แบงค์อินเทอร์ลีฟวิ่ง
  • ตัวนับ Starvation
  • นโยบายการเปิดหน้าเว็บ
  • ความหน่วงแฝงเพิ่มเติม
  • การเรียงลำดับข้อมูลใหม่
  • การจัดการแบงค์ล่วงหน้า
  • แบงค์อินเทอร์ลีฟวิ่ง
  • ตัวนับ Starvation

ตัวอย่างการออกแบบเพื่อจำลองและตรวจสอบ IP

รองรับเฉพาะ PHY

การสนับสนุน IP-XACT

ฟีเจอร์ดีบัก

ฟีเจอร์ชุดเครื่องมือดีบัก EMIF ประกอบด้วยขีดความสามารถในการดีบักพื้นฐาน และขั้นสูงดังต่อไปนี้:

  • ดูระยะขอบการสอบเทียบ สถานะ การหน่วยเวลาของพิน และการตั้งค่า VREF
  • เรียกใช้การสอบเทียบใหม่ ตัวสร้างการรับส่งข้อมูล การปรับระยะขอบของไดรเวอร์
  • การอัปเดตการตั้งค่าการหน่วงเวลา การตั้งค่าการสิ้นสุด
  • ตัวสร้างการรับส่งข้อมูลที่กำหนดค่าได้เพื่อส่งการทดสอบรูปแบบการรับส่งข้อมูล

ข้อมูลจำเพาะ

อุปกรณ์หน่วยความจำ

Intel Agilex

Intel Stratix 10

Intel Arria 10

DDR4

3200 MT/s

2666 MT/s

2400 MT/s

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2004

รองรับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชันล่าสุด

21.3

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    ไฟล์การจำลอง

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    เอกสารที่มีการควบคุมการแก้ไข

Y สำหรับทั้งหมด

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog/ระบบ Verilog

ภาษา Testbench

Verilog/VHDL

มีไดรเวอร์ซอฟต์แวร์ให้

N

รองรับระบบปฏิบัติการไดรเวอร์

ไม่ระบุ

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

อินเทอร์เฟซหน่วยความจำที่แมป Avalon®

ข้อมูลเมตา IP-XACT

Y

การตรวจรับรอง

รองรับการจำลอง

Questasim, NCSim, VCS, Xcelium

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Agilex, Stratix 10, Arria 10

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

ไม่ระบุ

หากมี มีการทดสอบใดบ้าง

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

ไม่ระบุ

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

ไม่ระบุ

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

ไม่ระบุ

มีรายงานการทำงานร่วมกัน

ไม่ระบุ