IP FPGA DDR5/DDR4 และ LPDDR5/LPDDR4 EMIF
DDR4 และ DDR5 ให้แบนด์วิดธ์ที่สูงขึ้นและประสิทธิภาพที่ปรับปรุงใหม่กว่ารุ่นก่อนหน้า ด้วย DDR5 ให้การปรับปรุงเพิ่มเติมในด้านความเร็วและประสิทธิภาพการใช้พลังงาน LPDDR4 และ LPDDR5 ได้รับการปรับให้เหมาะสมเพื่อการใช้พลังงานต่ํา ซึ่งทําให้เหมาะสําหรับการใช้งานแบบฝัง โดย LPDDR5 ให้อัตราข้อมูลที่รวดเร็วยิ่งขึ้นและการจัดการพลังงานที่ดีขึ้น เมื่อผสานรวมกับ Altera FPGAs เทคโนโลยีหน่วยความจําเหล่านี้จะช่วยให้ประมวลผลข้อมูลได้เร็วขึ้นและการใช้พลังงานที่มีประสิทธิภาพมากขึ้นสําหรับการใช้งานที่หลากหลาย รวมถึงระบบเครือข่าย คลาวด์ และเอดจ์
การเสริมความแข็งแกร่งให้กับคอนโทรลเลอร์และ PHY ส่งมอบข้อดีมากมาย ซึ่งรวมถึง:
- วงจรการพัฒนาที่สั้นลง และการออกตัวสู่ตลาดที่เร็วขึ้น เนื่องจากระยะเวลาก่อนปิดการพัฒนา
- มีแหล่งข้อมูลลอจิก FPGA Fabric มากมายสำหรับแอปพลิเคชันของผู้ใช้
- fmax, ประสิทธิภาพ และความหน่วงแฝงที่ดียิ่งขึ้น
- โซลูชันพลังงานต่ำ
การใช้ประโยชน์เหล่านี้กับอุปกรณ์ Agilex™ 3, 5, และ 7, Stratix® 10 อุปกรณ์ และ Arria® 10 FPGAs ในการใช้งานที่หลากหลาย: อุตสาหกรรม, ไร้สาย/แบบใช้สาย, การออกอากาศ, การแพทย์, การค้าปลีก, การวัดการทดสอบ และอีกมากมาย
| IP | รวมอยู่ในซอฟต์แวร์การออกแบบ Quartus® Prime | รหัสการสั่งซื้อ |
|---|---|---|
| IP เอฟพีจีเอ EMIF DDR5 และ DDR4 | ใช่ | ไม่มีรหัสการสั่งซื้อที่ต้องการ |
โปรโตคอลและคุณสมบัติ EMIF
คุณสมบัติ |
FPGAs Agilex™ 3 | เอฟพีจีเอ Agilex™ 5 |
เอฟพีจีเอ Agilex™ 7 M-ซีรีส์ |
เอฟพีจีเอ Agilex™ 7 I- และ F- ซีรีส์ |
Stratix® 10 FPGA |
|---|---|---|---|---|---|
DDR5 |
ไม่ใช่ | ใช่ |
ใช่ |
ไม่ใช่ |
ไม่ใช่ |
LPDDR5 |
ไม่ใช่ | ใช่ |
ใช่ |
ไม่ใช่ |
ไม่ใช่ |
DDR4 |
ไม่ใช่ | ใช่ |
ใช่ |
ใช่ |
ใช่ |
LPDDR4 |
ใช่ | ใช่ |
ไม่ใช่ |
ไม่ใช่ |
ไม่ใช่ |
QDRIV |
ไม่ใช่ | ไม่ใช่ |
ไม่ใช่ |
ใช่ |
ใช่ |
ความกว้างอินเทอร์เฟซสูงสุด |
X32 (LPDDR4) | X72 (DDR4) |
X80 (DDR5) |
X72 (DDR4) |
X72 (DDR4) |
อัตราอินเตอร์เฟซสูงสุด |
2133 Mbps | 4667 Mbps (LPDDR5) |
5600 Mbps (DDR5) |
3200 Mbps |
2666 Mbps |
อันดับสูงสุดที่รองรับ |
2 | 2 |
2 |
4 |
4 |
ฟีเจอร์ดีบัก
ฟีเจอร์ชุดเครื่องมือดีบัก EMIF ประกอบด้วยขีดความสามารถในการดีบักพื้นฐาน และขั้นสูงดังต่อไปนี้:
- การดูระยะขอบการสอบเทียบ สถานะ การหน่วยเวลาของพิน และการตั้งค่า VREF
- การดำเนินการสอบเทียบอีกครั้ง ตัวสร้างปริมาณข้อมูล และระยะขอบของไดรเวอร์
- การอัปเดตการตั้งค่าการหน่วงเวลา และการตั้งค่าการสิ้นสุด
- ตัวสร้างการรับส่งข้อมูลที่กำหนดค่าได้เพื่อส่งการทดสอบรูปแบบการรับส่งข้อมูล
IP อินเทอร์เฟซหน่วยความจําภายนอก In-Action Agilex™ 5 FPGA
ชมการสาธิตบนอินเทอร์เฟซหน่วยความจําภายนอกความเร็วสูงที่เรานําเสนอบนอุปกรณ์ Agilex 5
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว