L/H-Tile PCIe* Hard IP

Stratix® 10 FPGAs จะรวมชิปเล็ต L/H-Tile ซึ่งรวมถึงสแต็กโปรโตคอลที่กําหนดค่าได้ และแข็งแกร่งขึ้นสําหรับ PCIe ที่สอดคล้องกับข้อกําหนด PCIe Base 3.0 Avalon® Streaming Interface Hard IP รองรับอัตราข้อมูล PCIe 1.0, 2.0 และ 3.0 และการกําหนดค่า x1, x2, x4, x8 หรือ x16 รวมถึงการรองรับฟังก์ชัน SR-IOV

อ่านคู่มือผู้ใช้ชุดตัวรับส่ง L-Tile และ H-Tile PHY ›

อ่านคําแนะนําผู้ใช้หน่วยความจําที่แมป Intel® FPGA IP Avalon® L-Tile และ H-Tile สําหรับ PCIe ›

อ่านคําแนะนําผู้ใช้ L- และ H-Tile Avalon® Streaming รวมถึง Single Root I/O Virtualization (SR-IOV) Intel® FPGA IP สําหรับ PCIe ›

L/H-Tile PCIe* Hard IP

การปฏิบัติตามมาตรฐานและข้อกำหนด

คุณสมบัติ

  • สแต็คโปรโตคอลที่สมบูรณ์ รวมถึงธุรกรรม การเชื่อมโยงข้อมูล และ Physical Layers จะถูกนำไปใช้เป็น Hard IP
  • การกําหนดค่า x1, x2, x4, x8 และ x16 ด้วยอัตราเลน x1.0, 2.0 หรือ 3.0 สําหรับจุดปลายทางเนทีฟ และพอร์ตหลัก
  • อินเทอร์เฟซ Avalon® Streaming 256 บิตเป็นส่วนติดต่อไปยังเลเยอร์แอปพลิเคชัน ยกเว้นตัวแปร 3.0 x16
  • อินเทอร์เฟซการการสตรีม Avalon® 512 บิต ที่ 250 MHz ไปยังขั้นแอปพลิเคชั่นสำหรับรุ่นย่อย 3.0 x16
  • การสร้างอินสแตนซ์เป็นคอร์ IP แบบสแตนด์อโลนจากแค็ตตาล็อก IP ของ Intel® Quartus® Prime Pro Edition หรือเป็นส่วนหนึ่งของการออกแบบระบบในตัวออกแบบแพลตฟอร์ม
  • การสร้างตัวอย่างการออกแบบที่เป็นไดนามิก
  • การกำหนดค่าผ่านทางโปรโตคอล (CvP) ให้ภาพแยกสำหรับการกำหนดค่ารอบนอก และตรรกะหลัก
  • อินเตอร์เฟซ PHY สำหรับ PCIe (PIPE) หรือการจำลองอินเทอร์เฟซแบบอนุกรมโดยใช้โมเดลที่เข้ารหัส IEEE
  • Bus Functional Model (BFM) ของ Testbench รองรับการกำหนดค่า x1, x2, x4 และ x8
  • สนับสนุนโมเดลการจำลอง 3.0x16 BFM โดยใช้ Avery Testbench อ้างอิง AN-811: การใช้ Avery BFM สำหรับการจำลอง PCIe 3.0 x16 บนอุปกรณ์ Intel® Stratix® 10
  • Native PHY Debug Master Endpoint (NPDME) สำหรับข้อมูลเพิ่มเติม โปรดอ่านคำแนะนำผู้ใช้ตัวรับส่งสัญญาณ Intel® Stratix® 10 L-Tile และ H-Tile PHY
  • โหมด Hard IP อัตโนมัติ จะช่วยให้คอร์ PCIe IP เริ่มทำงานก่อน FPGA Fabric จะได้รับการตั้งโปรแกรม โหมดนี้จะถูกเปิดใช้งานตามค่าเริ่มต้น ไม่สามารถปิดใช้งานได้
  • 69.5 กิโลไบต์ (KB) เฉพาะจะได้รับบัฟเฟอร์
  • End-to-end cyclic redundancy check (ECRC)
  • Base Address Register (BAR) กำลังตรวจสอบตรรกะ
  • รองรับสถาปัตยกรรม Separate Reference Clock With No Spread Spectrum (SRNS) แต่ไม่ใช่สำหรับสัญญาณนาฬิกาอ้างอิงแบบแยกอิสระ
  • สถาปัตยกรรม Spread Spectrum (SRIS)

รองรับคุณสมบัติ Single Root I/O Virtualization (SR-IOV) (เฉพาะ H-Tile)

  • แยกพื้นที่การกำหนดค่าสำหรับฟังก์ชันทางกายภาพ (PF) ของ PCIe สูงสุดสี่รายการ และฟังก์ชันเสมือน (VF) สูงสุด 2048 รายการ
  • การรายงานข้อผิดพลาดขั้นสูง (AER) สำหรับ PFs
  • ขีดความสามารถของ Address Translation Services (ATS) และ TLP Processing Hints (TPH)
  • Control Shadow Interface เพื่ออ่านการตั้งค่าปัจจุบันสำหรับฟิลด์ VF Control Register บางฟิลด์ใน PCI และ PCIe Configuration Spaces
  • Function Level Reset (FLR) สำหรับ PFs และ VFs.
  • Message Signaled Interrupts (MSI) สำหรับ PFs
  • MSI-X สำหรับ PFs และ VFs.

IP เสริม (เฉพาะ H-tile)

การสนับสนุนไดร์เวอร์

ฟีเจอร์ดีบั๊ก รวมถึงเครื่องมือตรวจสอบลิงก์ PCIe ซึ่งประกอบด้วยฟีเจอร์ต่อไปนี้

  • สิทธิ์การอ่านและเขียนในการลงทะเบียน Configuration Space
  • การตรวจสอบติดตาม LTSSM
  • สิทธิ์การอ่านและเขียนในการลงทะเบียน PCS และ PMA

สถานะ IP

สถานะการสั่งซื้อ

ไม่มีรหัสการสั่งซื้อที่ต้องการ
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®

ติดต่อฝ่ายขาย

ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์