L/H-tile PCIe* HARD IP

เอฟพีจีเอ Intel® Stratix® 10 ได้รวมชิปเล็ต L/H-tile ซึ่งรวมถึงสแต็กโปรโตคอลที่กำหนดค่าได้ และแข็งแกร่งยิ่งขึ้นสำหรับ PCIe ที่สอดคล้องกับข้อกำหนด PCIe Base 3.0 อินเทอร์เฟซการสตรีมของ Avalon® Hard IP รองรับอัตราข้อมูล 1.0, 2.0 และ 3.0 และการกำหนดค่า x1, x2, x4, x8 หรือ x16 รวมถึงการสนับสนุนสำหรับฟังก์ชัน SRIOV

อ่านคำแนะนำผู้ใช้ชุดตัวรับส่ง L- และ H-Tile PHY ›

อ่านคู่มือผู้ใช้หน่วยความจำที่แมป Avalon® L-Tile และ H-Tile IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

อ่านคำแนะนำผู้ใช้ L-tile และ H-tile Avalon® Streaming รวมถึง Single Root I/O Virtualization (SR-IOV) IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

L/H-tile PCIe* HARD IP

การปฏิบัติตามมาตรฐานและข้อกำหนด

คุณสมบัติ

  • สแต็คโปรโตคอลที่สมบูรณ์ รวมถึงธุรกรรม การเชื่อมโยงข้อมูล และ Physical Layers จะถูกนำไปใช้เป็น Hard IP
  • การกำหนดค่า ×1, ×2, ×4, ×8 และ x16 ด้วยอัตราเลน 1.0, 2.0 หรือ 3.0 สำหรับจุดปลายทางเนทีฟ และพอร์ตหลัก
  • อินเทอร์เฟซ Avalon® Streaming 256 บิตเป็นส่วนติดต่อไปยังเลเยอร์แอปพลิเคชัน ยกเว้นตัวแปร 3.0 x16
  • อินเทอร์เฟซการการสตรีม Avalon® 512 บิต ที่ 250 MHz ไปยังขั้นแอปพลิเคชั่นสำหรับรุ่นย่อย 3.0 x16
  • การสร้างอินสแตนซ์เป็นคอร์ IP แบบสแตนด์อโลนจากแค็ตตาล็อก IP ของ Intel® Quartus® Prime Pro Edition หรือเป็นส่วนหนึ่งของการออกแบบระบบในตัวออกแบบแพลตฟอร์ม
  • การสร้างตัวอย่างการออกแบบที่เป็นไดนามิก
  • การกำหนดค่าผ่านทางโปรโตคอล (CvP) ให้ภาพแยกสำหรับการกำหนดค่ารอบนอก และตรรกะหลัก
  • อินเตอร์เฟซ PHY สำหรับ PCIe (PIPE) หรือการจำลองอินเทอร์เฟซแบบอนุกรมโดยใช้โมเดลที่เข้ารหัส IEEE
  • Bus Functional Model (BFM) ของ Testbench รองรับการกำหนดค่า x1, x2, x4 และ x8
  • สนับสนุนโมเดลการจำลอง 3.0x16 BFM โดยใช้ Avery Testbench อ้างอิง AN-811: การใช้ Avery BFM สำหรับการจำลอง PCIe 3.0 x16 บนอุปกรณ์ Intel® Stratix® 10
  • Native PHY Debug Master Endpoint (NPDME) สำหรับข้อมูลเพิ่มเติม โปรดอ่านคำแนะนำผู้ใช้ตัวรับส่งสัญญาณ Intel® Stratix® 10 L-Tile และ H-Tile PHY
  • โหมด Hard IP อัตโนมัติ จะช่วยให้คอร์ PCIe IP เริ่มทำงานก่อน FPGA Fabric จะได้รับการตั้งโปรแกรม โหมดนี้จะถูกเปิดใช้งานตามค่าเริ่มต้น ไม่สามารถปิดใช้งานได้
  • 69.5 กิโลไบต์ (KB) เฉพาะจะได้รับบัฟเฟอร์
  • End-to-end cyclic redundancy check (ECRC)
  • Base Address Register (BAR) กำลังตรวจสอบตรรกะ
  • รองรับสถาปัตยกรรม Separate Reference Clock With No Spread Spectrum (SRNS) แต่ไม่ใช่สำหรับสัญญาณนาฬิกาอ้างอิงแบบแยกอิสระ
  • สถาปัตยกรรม Spread Spectrum (SRIS)

รองรับฟีเจอร์การจำลองเสมือน (SR-IOV) (เฉพาะ H-Tile)

  • แยกพื้นที่การกำหนดค่าสำหรับฟังก์ชันทางกายภาพ (PF) ของ PCIe สูงสุดสี่รายการ และฟังก์ชันเสมือน (VF) สูงสุด 2048 รายการ
  • การรายงานข้อผิดพลาดขั้นสูง (AER) สำหรับ PFs
  • ขีดความสามารถของ Address Translation Services (ATS) และ TLP Processing Hints (TPH)
  • Control Shadow Interface เพื่ออ่านการตั้งค่าปัจจุบันสำหรับฟิลด์ VF Control Register บางฟิลด์ใน PCI และ PCIe Configuration Spaces
  • Function Level Reset (FLR) สำหรับ PFs และ VFs.
  • Message Signaled Interrupts (MSI) สำหรับ PFs
  • MSI-X สำหรับ PFs และ VFs.

IP เสริม (เฉพาะ H-tile)

ฟีเจอร์ดีบั๊ก รวมถึงเครื่องมือตรวจสอบลิงก์ PCIe ซึ่งประกอบด้วยฟีเจอร์ต่อไปนี้

  • สิทธิ์การอ่านและเขียนในการลงทะเบียน Configuration Space
  • การตรวจสอบติดตาม LTSSM
  • สิทธิ์การอ่านและเขียนในการลงทะเบียน PCS และ PMA

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2016

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    คู่มือผู้ใช้

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon Streaming, หน่วยความจำที่แมป Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

VCS, ModelSim* - Intel FPGA Edition

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Stratix 10 GX

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX L-tile, H-tile

หากมี ระบุวันที่ที่ดำเนินการ

ธันวาคม 2017

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX L-tile, H-tile

มีรายงานการทำงานร่วมกัน

Y
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่มขึ้น แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์