L/H-tile PCIe* HARD IP

เอฟพีจีเอ Intel® Stratix® 10 ได้รวมชิปเล็ต L/H-tile ซึ่งรวมถึงสแต็กโปรโตคอลที่กำหนดค่าได้ และแข็งแกร่งยิ่งขึ้นสำหรับ PCIe ที่สอดคล้องกับข้อกำหนด PCIe Base 3.0 อินเทอร์เฟซการสตรีมของ Avalon® Hard IP รองรับอัตราข้อมูล 1.0, 2.0 และ 3.0 และการกำหนดค่า x1, x2, x4, x8 หรือ x16 รวมถึงการสนับสนุนสำหรับฟังก์ชัน SRIOV

อ่านคำแนะนำผู้ใช้ชุดตัวรับส่ง L- และ H-Tile PHY ›

อ่านคู่มือผู้ใช้หน่วยความจำที่แมป Avalon® L-Tile และ H-Tile IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

อ่านคำแนะนำผู้ใช้ L-tile และ H-tile Avalon® Streaming รวมถึง Single Root I/O Virtualization (SR-IOV) IP เอฟพีจีเอ Intel® สำหรับ PCIe ›

L/H-tile PCIe* HARD IP

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2016

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    คู่มือผู้ใช้

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon Streaming, หน่วยความจำที่แมป Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

VCS, ModelSim* - Intel FPGA Edition

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Stratix 10 GX

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

PCI-SIG

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX L-tile, H-tile

หากมี ระบุวันที่ที่ดำเนินการ

ธันวาคม 2017

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10 GX L-tile, H-tile

มีรายงานการทำงานร่วมกัน

Y