F-Tile PCIe Hard IP

F-Tile Intel® Hard IP รองรับ PCIe* 4.0 ในโหมด Endpoint, Root Port และ TLP Bypass นอกจากนี้ยังรองรับอินเทอร์เฟซการสตรีมของ Avalon® F-tile ทำหน้าที่เป็นไทล์ Companion สำหรับอุปกรณ์ Intel® Agilex™

F-Tile เป็นได้รับการพัฒนาจาก P-Tile และสนับสนุนการกำหนดค่า PCIe 3.0 และ 4.0 แบบเนทีฟ

อ่านคู่มือผู้ใช้ F-Tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe ›

คู่มือผู้ใช้ ›-tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe Design Example ›

F-Tile PCIe Hard IP

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2021

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

คู่มือผู้ใช้

Y

Y

Y

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

Testbench และตัวอย่างการออกแบบ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับ Intel® FPGA IP Evaluation Mode Support

Y

ภาษาต้นทาง

Verilog

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

Y

รองรับระบบปฏิบัติการไดรเวอร์

Linux

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

อินเทอร์เฟซการสตรีม Avalon

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

VCS

ตรวจสอบฮาร์ดแวร์แล้ว

Intel Agilex I-ซีรีส์

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

N

หากมี มีการทดสอบใดบ้าง

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

หากมี ระบุวันที่ที่ดำเนินการ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

Y

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

N

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

มีรายงานการทำงานร่วมกัน

N