F-Tile PCIe Hard IP
F-Tile Intel® Hard IP รองรับ PCIe* 4.0 ในโหมด Endpoint, Root Port และ TLP Bypass นอกจากนี้ยังรองรับอินเทอร์เฟซการสตรีมของ Avalon® F-tile ทำหน้าที่เป็นไทล์ Companion สำหรับอุปกรณ์ Intel® Agilex™
F-Tile เป็นได้รับการพัฒนาจาก P-Tile และสนับสนุนการกำหนดค่า PCIe 3.0 และ 4.0 แบบเนทีฟ
อ่านคู่มือผู้ใช้ F-Tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe ›
คู่มือผู้ใช้ ›-tile Avalon® Streaming Intel® FPGA IP สำหรับ PCIe Design Example ›
F-Tile PCIe Hard IP
การปฏิบัติตามมาตรฐานและข้อกำหนด
- PCIe Base Specification Revision 4.0
- Single Root I/O Virtualization and Sharing Specification, Rev 1.1
- Address Translation Services, Revision 1.1
- อินเตอร์เฟซ PHY สำหรับสถาปัตยกรรม PCIe เวอร์ชัน 4.0
- Virtual I/O Device (VIRTIO) Version 1.0
คุณสมบัติ
- ประกอบด้วยชุดโปรโตคอลที่สมบูรณ์ซึ่งรวมถึงเลเยอร์ Transaction, Data Link และ Physical ที่นำมาใช้เป็น Hard IP
- รองรับการกำหนดค่า PCIe* 4.0/3.0 แบบเนทีฟโดยรองรับการกำหนดค่า 1.0/2.0 ผ่านกระบวนการ Link down-training
- รองรับโหมด Root Port (RP) และ Endpoint (EP)
- รองรับโหมด TL-Bypass เพื่อเปิดใช้งานฟังก์ชั่นพอร์ต UP หรือ Down สำหรับการทำงานกับ PCI Switch IP แบบ Fabric
- รองรับโหมดมัลติลิงค์ EP, RP ที่หลากหลายในการกำหนดค่าที่ต่ำกว่าความกว้าง x8, x4
- รองรับ Maximum Payload Size (MPS) สูงสุด 512 ไบต์
- รองรับ Maximum Read Request Size (MRRS) สูงสุด 4096 ไบต์ (4 KB)
- รองรับช่องสัญญาณเสมือน (VC) หนึ่งช่อง
- รองรับ Completion Timeout Range ผ่านอินเทอร์เฟซ Completion Timeout
- Atomic Operations (FetchAdd/Swap/CAS)
- รองรับโหมดการจับเวลาแบบต่างๆ: Common Reflect, Independent Refclks with & without Spread spectrum (SRIS, SRNS)
- การรายงานข้อผิดพลาดขั้นสูง PCIe*
- การสร้างและการตรวจสอบ ECRC
- การป้องกันพาริตี้บัสข้อมูล
- รองรับสถานะพลังงาน PCIe แบบ D0 และ D3
- Lane Margining ที่ตัวรับ
- การตรวจจับการมีอยู่ของ Retimer
- รองรับโหมด Hard IP แบบอัตโนมัติที่ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกำหนดค่าเอฟพีจีเอและการเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
- การกำหนดค่าคอร์เอฟพีจีเอผ่านการเชื่อมต่อ PCIe (CVP Init และ CVP Update)
คุณสมบัติมัลติฟังก์ชั่นและการจำลองเสมือน
- รองรับ SR-IOV (8 PF, 2K VF ต่อ Endpoint แต่ละจุด)
- รองรับ VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกำหนดค่า
- I/O ที่ปรับขนาดได้ และหน่วยความจำเสมือนแบบใช้ร่วมกัน (SVM) (ในอนาคต)
- Access control service (ACS)
- Alternative routing-ID interpretation (ARI)
- Function level reset (FLR)
- รองรับคำ TLP processing hint (TPH)
- รองรับ Address Translation Services (ATS)
- Process address space ID (PasID)
คุณสมบัติอินเทอร์เฟซสำหรับผู้ใช้
- อินเทอร์เฟซการสตรีมของ Avalon® (Avalon-ST)
- แพ็กเก็ตผู้ใช้เชื่อมต่อกับ Header ข้อมูล และ Prefix
- อินเทอร์เฟซแพ็คเก็ตผู้ใช้แบบ Dual segmented พร้อมความสามารถในการจัดการ TLP สูงสุดสองรายการในรอบที่กำหนด (คอร์ x16 เท่านั้น)
- การสนับสนุนแท็กแบบขยาย
- รองรับแท็ก 10 บิต (สูงสุด 768 แท็กที่คงค้าง (x16) / 512 แท็กที่คงค้าง (x8/x4) ในเวลาใดก็ตาม สำหรับฟังก์ชันทั้งหมดรวมกัน)
คุณสมบัติ IP Debub
- ชุดเครื่องมือการดีบักประกอบด้วยคุณสมบัติดังต่อไปนี้:
- ข้อมูลสถานะของโปรโตคอลและการเชื่อมต่อ
- ความสามารถในการดีบักขั้นพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึง PMA register และความสามารถในการดูด้วยตา
การสนับสนุนไดร์เวอร์
- ไดรเวอร์อุปกรณ์ Linux
ลิงก์ที่เกี่ยวข้อง
เอกสาร
การสนับสนุนชุดเครื่องมือพัฒนาอุปกรณ์และฮาร์ดแวร์
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA
การออกแบบด้วย IP Core ของ Intel® FPGA
เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro
I-Tested
Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ
IP Core ของพาร์ทเนอร์ Intel® FPGA
เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA
การรับรอง IP Core
Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น
ติดต่อฝ่ายขาย
ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว