ID บทความ: 000075796 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 26/09/2013

ข้อผิดพลาด: ไม่พบตําแหน่งที่มี: OCT_CAL_BLOCK_ID

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อคอมไพล์การออกแบบด้วยคอนโทรลเลอร์หน่วยความจํา DDR2 หรือ DDR3 ที่ใช้ UniPHY หลายตัวในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.1 คุณอาจพบข้อผิดพลาดต่อไปนี้:

ข้อผิดพลาด : ข้อจํากัดที่ผิดกฎหมายของพินในภูมิภาค (X1, Y1) ถึง (X2, Y2): ไม่มีตําแหน่งที่ถูกต้องในภูมิภาค

ข้อมูล : ชื่อพิน: mem_ck

ข้อมูล : I/O pad จํากัดอยู่ที่ PIN_NUM ตําแหน่งเนื่องจาก: ข้อจํากัดเกี่ยวกับตําแหน่งผู้ใช้ (PIN_NUM)

ข้อผิดพลาด: ไม่พบตําแหน่งที่ตั้งที่มี: OCT_CAL_BLOCK_ID 2 (ส่งผลต่อตําแหน่งที่ตั้ง 1 ตําแหน่งที่ตั้ง)

ข้อมูล: พินที่มี PIN_NUM

ข้อผิดพลาดถูกสร้างขึ้นเนื่องจากพิน mem_ck ถูกกําหนดไปยังบล็อกควบคุมการสิ้นสุด OCT ที่ไม่ถูกต้อง

ความละเอียด

วิธีแก้ไขปัญหาชั่วคราวคือเพิ่มการกําหนดบล็อกควบคุมการสิ้นสุดต่อไปนี้ให้กับไฟล์ QSF หรือตัวแก้ไขการมอบหมาย:

set_instance_assignment -name TERMINATION_CONTROL_BLOCK "<hierarchy>|altera_mem_if_oct_stratixv:oct0|sd1a_0" -to mem_ck*

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชัน 14.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 18 ผลิตภัณฑ์

Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® IV E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้