ทําไมเอาต์พุต PLL...

สิ่งแวดล้อม

ID บัก: 2205829605

ทรัพย์สินทางปัญญาเอฟพีจีเอ

PLL

ค้นพบเวอร์ชัน: 14.0

คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II ตัววิเคราะห์เวลา TimeQuest อาจคํานวณการเปลี่ยนเฟสที่ไม่ถูกต้องสําหรับนาฬิกาเอาต์พุต PLL ของคุณ ปัญหานี้เกิดขึ้นในการออกแบบ Arria® V, Cyclone® V และ Stratix® V เมื่อคุณใช้กับ derive_pll_clocks การเปลี่ยนเฟสที่ไม่เป็นศูนย์บนนาฬิกาอ้างอิง PLL

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ ให้ปฏิบัติหนึ่งในการดําเนินการต่อไปนี้:

ใช้การตั้งค่า Phase Shift บนนาฬิกาเอาต์พุตแทนการเปลี่ยนนาฬิกาอ้างอิงใน PLL ของคุณ
จํากัดเอาต์พุต PLL โดยใช้ create_generated_clock ข้อจํากัดแทนที่จะใช้ derive_pll_clocks.

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Arria® V GZ FPGA

Stratix® V GS FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมเอาต์พุต PLL ของฉันถึงมีการเปลี่ยนแปลงเฟสที่ไม่ถูกต้องในตัววิเคราะห์เวลาของ TimeQuest

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์