ฉันจะจํากัดนาฬิกา PLL เมื่อใช้สวิตช์นาฬิกาในอุปกรณ์ 28 nm ได้อย่างไร

สิ่งแวดล้อม

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 10.1

ทรัพย์สินทางปัญญาเอฟพีจีเอ

PLL

ค้นพบเวอร์ชัน: 10.1

คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.1 และใหม่กว่า derive_pll_clocks คําสั่งจะไม่สามารถจํากัดนาฬิกาทั้งหมดอย่างถูกต้องเมื่อใช้ Altera_PLL กับสวิตช์นาฬิกา PLL ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V แทนที่จะสร้างนาฬิกาที่เกี่ยวข้องกับนาฬิกาอ้างอิงอินพุตแต่ละตัว จะมี derive_pll_clocks เพียงการสร้างนาฬิกาสําหรับนาฬิกาอ้างอิงตัวแรกเท่านั้น

ความละเอียด

หากต้องการจํากัดเอาต์พุต Altera_PLL อย่างถูกต้องสําหรับสัญญาณนาฬิกาอ้างอิงแต่ละตัว ให้ใช้ create_generated_clock คําสั่งตามที่อธิบายไว้ในเอกสารด้านล่าง เอกสารนี้ประกอบด้วยคําแนะนําสําหรับวิธีสร้างคําสั่งเหล่านี้และคําสั่งตัวอย่างตามการออกแบบตัวอย่างด้านล่าง

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Cyclone® V SE SoC FPGA

Stratix® V E FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ฉันจะจํากัดนาฬิกา PLL เมื่อใช้สวิตช์นาฬิกาในอุปกรณ์ 28 nm ได้อย่างไร

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์