คุณอาจเห็นคําเตือนนี้ในซอฟต์แวร์ Quartus® II เมื่อรวบรวมการออกแบบที่มี Intel® FPGA IP PLL ในตระกูลอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V
ปัญหาเกิดขึ้นเมื่อคุณใช้ create_generated_clock ข้อจํากัดสําหรับ PLL ของคุณด้วยตนเองแทนการใช้ derive_pll_clocks ข้อจํากัด
คําเตือนเกิดขึ้นเนื่องจากชื่อตัวนับเอาต์พุต PLL ไม่ตรงกันระหว่างการสังเคราะห์หลังการสังเคราะห์และเน็ตลิสต์หลังการปรับให้พอดี
เพื่อหลีกเลี่ยงคําเตือนนี้ ให้ทําหนึ่งในสองการกระทําต่อไปนี้:
- ใช้
derive_pll_clocksจํากัด PLL ของคุณ - ใช้อักขระตัวแทนในข้อจํากัด create_generated_clock ของคุณตามที่แสดงด้านล่าง:
สําหรับข้อจํากัดดั้งเดิม เช่น:
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco1ph[0]}]
เปลี่ยนการอ้างอิงจาก -source vco1ph[0] เป็น vco*ph[*]:
create_generated_clock -name {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|divclk} /
-source [get_pins {<hierarchy>.gpll~PLL_OUTPUT_COUNTER|vco*ph[*]}] /
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro หรือ Standard Edition เวอร์ชั่น 13.0