ทําไม derive_pll_clocks ไม่สามารถจํากัดสัญญาณนาฬิกาเอาต์พุต PLL...

สิ่งแวดล้อม

ID บัก: 2205969500

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 10.1

ทรัพย์สินทางปัญญาเอฟพีจีเอ

PLL

ค้นพบเวอร์ชัน: 10.1

คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II คําสั่งข้อจํากัดการออกแบบ Synopsys (SDC) derive_pll_clocks อาจไม่สามารถจํากัดผลลัพธ์ของลูปถูกล็อกเฟส (PLL) ได้อย่างถูกต้อง ปัญหานี้เกิดขึ้นเมื่อการออกแบบของคุณใช้การสลับนาฬิกา PLL ในอุปกรณ์ 28 nm รวมถึงอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V เนื่องจากปัญหานี้ คําสั่ง derive_pll_clocks ไม่สร้างนาฬิกาที่สร้างขึ้นบนเอาต์พุต PLL โดยอัตโนมัติเมื่อเทียบกับอินพุตสัญญาณนาฬิกาอ้างอิงแต่ละตัว

ความละเอียด

ในการแก้ไขปัญหานี้ จํากัดเอาต์พุต PLL ด้วยตนเองโดยใช้คําสั่ง create_generated_clock SDC ดูรายละเอียดเพิ่มเติมได้ที่ส่วนบทความที่เกี่ยวข้อง

ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro หรือ Standard Edition เวอร์ชั่น 11.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GT FPGA

Arria® V GX FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไม derive_pll_clocks ไม่สามารถจํากัดสัญญาณนาฬิกาเอาต์พุต PLL โดยอัตโนมัติได้

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์