เอฟพีจีเอ Intel® Stratix® 10 SX SoC

Intel® Stratix® 10 SoC FPGA นำระบบฮาร์ดโปรเซสเซอร์ Quad-Core ARM* Cortex*–A53 MPCore* มารวมเข้ากับสถาปัตยกรรม Intel® Hyperflex™ FPGA ที่พลิกรูปแบบ เพื่อส่งมอบประสิทธิภาพในตัว ประสิทธิภาพพลังงาน ความหนาแน่น และการบูรณาการระบบที่จำเป็นสำหรับการใช้งานในตัว

ดูเพิ่มเติม: ซอฟต์แวร์การออกแบบ FPGA, Design Store, การดาวน์โหลด, ชุมชน และการสนับสนุน

เอฟพีจีเอ Intel® Stratix® 10 SX SoC

คุณสมบัติ

คำอธิบาย

โปรเซสเซอร์

คลัสเตอร์โปรเซสเซอร์ ARM* Cortex*–A53 MPCore* แบบควอดคอร์ สูงสุด 1.5 GHz

โปรเซสเซอร์ร่วม

ความแม่นยำเดี่ยวและสองเท่า Vector Float-Point Unit (VFPU), ARM* Neon* เอ็นจิ้นการประมวลผลสื่อสำหรับโปรเซสเซอร์แต่ละตัว

แคชระดับ 1

แคชคำสั่ง L1 32 KB พร้อมพาริตี้, แคชข้อมูล L1 32 KB พร้อมรหัสแก้ไขข้อผิดพลาด (ECC)

แคชระดับ 2

1 MB KB แชร์แคช L2 พร้อม ECC

หน่วยความจำบนชิป

RAM ออนชิป 256 KB

หน่วยจัดการหน่วยความจำระบบ

System Memory Management Unit ช่วยให้โมเดลหน่วยความจำแบบรวมเป็นหนึ่งและขยายฮาร์ดแวร์เวอร์ชวลไลเซชั่นไปยังอุปกรณ์ต่อพ่วงที่ใช้ในแฟบริกเอฟพีจีเอ

หน่วยเชื่อมโยงแคช

ให้ความสอดคล้องทางเดียว (I/O) ที่ช่วยให้ CCU ต้นแบบสามารถดูหน่วยความจำที่สอดคล้องกันของซีพียู ARM* Cortex*–A53 MPCore*

ตัวควบคุมการเข้าถึงหน่วยความจำโดยตรง (DMA)

การเข้าถึงหน่วยความจำโดยตรง 8 ช่อง (DMA)

Ethernet Media Access Controller (EMAC)

3X 10/100/1000 EMAC พร้อม DMA ในตัว

USB On-The-Go Controller (OTG)

2X USB OTG พร้อม DMA ในตัว

ตัวควบคุม UART

2X UART 16550 ที่เข้ากันได้

ตัวควบคุม Serial Peripheral Interface (SPI)

4X SPI

คอนโทรลเลอร์ I2C

5X I2C

ตัวควบคุม SD/SDIO/MMC

1X eMMC 4.5 พร้อมรองรับ DMA และ CE-ATA

ตัวควบคุมแฟลช NAND

1X ONFI 1.0 หรือรองรับ 8 และ 16 บิต ถัดไป

I/O อเนกประสงค์ (GPIO)

GPIO ที่ตั้งโปรแกรมซอฟต์แวร์ได้สูงสุด 48 รายการ

ตัวจับเวลา 4X ตัวจับเวลาอเนกประสงค์, 4X ตัวจับเวลา Watchdog
ตัวจัดการระบบ ประกอบด้วยการควบคุมที่แมปหน่วยความจำและรีจิสเตอร์สถานะและลอจิกเพื่อควบคุมฟังก์ชันระดับระบบและโมดูล HPS อื่นๆ
รีเซ็ตตัวจัดการ รีเซ็ตสัญญาณตามคำขอรีเซ็ตจากแหล่งที่มาในแฟบริก HPS และเอฟพีจีเอ และการเขียนซอฟต์แวร์ไปยังรีจิสเตอร์ควบคุมการรีเซ็ตโมดูล
ตัวจัดการคล็อก ให้การควบคุมนาฬิกาที่ตั้งโปรแกรมซอฟต์แวร์ได้เพื่อกำหนดค่านาฬิกาทั้งหมดที่สร้างใน HPS

ข้อมูลผลิตภัณฑ์และประสิทธิภาพ

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.thailand.intel.com/benchmarks.