เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ IP เอฟพีจีเอ Intel® อีเธอร์เน็ต

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ทรัพย์สินทางปัญญา (IP) Intel® ethernet ให้การเข้าถึง Hart IP ที่อัตราการโอนถ่ายข้อมูลอีเธอร์เน็ตที่ 100 gbps คอร์ IP นั้นรวมอยู่ในไลบรารี ip เอฟพีจีเอ Intel® และมีพร้อมใช้งานจากแคตตาล็อก IP ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คอร์ IP นั้นมีพร้อมกับช่อง Ethernet 100GBASE-R4 สำหรับอัตราการโอนถ่ายข้อมูลอีเธอร์เน็ต คุณสามารถเลือกตัวเลือก media access control (MAC) + physical coding sublayer (PCS) หรือตัวเลือก PCS เท่านั้น

ช่องอีเธอร์เน็ต 100GBASE-R4 รองรับ 25.78125 Gbps 4 ลิงก์ ตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอนั้นตรงตามมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ข้อมูลจำเพาะ CAUI-4 คอร์ IP ปรับตั้งค่าตัวรับส่งสัญญาณเพื่อทำงานตามข้อมูลจำเพาะที่สอดคล้องกับคอร์ IP ที่หลากหลายของคุณ คุณสามารถเชื่อมต่ออินเตอร์เฟซตัวรับส่งสัญญาณโดยตรงไปยังโมดูลออปติคอล physical medium dependent (PMD) ภายนอก หรืออุปกรณ์อื่นๆ

คุณสมบัติ

คอร์ IP ถูกออกแบบตามมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ตามที่ระบุบนเว็บไซต์ IEEE (www.ieee.org) MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง และรองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP ทั้งหมดสำหรับคอร์ IP อีเธอร์เน็ตที่หลากหลายนั้นอยู่ในโหมดฟูลดูเพล็กซ์ คอร์ IP ที่หลากหลายเหล่านี้ให้คุณสมบัติดังต่อไปนี้:

PHY:

• ลอจิก Hard IP ที่เชื่อมต่ออินเตอร์เฟซอย่างราบรื่นไปยังตัวรับส่งสัญญาณแบบอนุกรม 25.78125 เอฟพีจีเอ Intel® Stratix® 10
• อินเตอร์เฟซ LAUI หรือ CAUL-4 ประกอบด้วย 2 หรือ 4 เลนตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอ hard ซึ่งดำเนินงานที่ 25.78125 Gbps
• รองรับลิงก์ LAUI หรือ CAUI-4 ตามการเข้ารหัส 64B/66B โดย data striping และ Alignment Marker เพื่อจัดเรียงข้อมูลจากหลายเลน
• รองรับ Auto-Negotiation (AN) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 73
• รองรับ Link Training (LT) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 92 และ 93
• skew variation tolerance เครื่องรับ (RX) ที่เกินกว่าข้อกำหนดย่อหน้าที่ 80.5 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015

การควบคุมโครงสร้างเฟรม:

• รองรับแพ็กเก็ตขนาดจัมโบ้
• RX การตรวจสอบ Cyclic Redundancy Check (CRC) การควบคุมการส่งผ่าน
• lane skew tolerance ของ RX 1,000 บิต สำหรับ ลิงก์ 100G ซึ่งเกินกว่าข้อกำหนดย่อหน้าที่ 82.2.12 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015
• การสร้างและการแทรก CRC ของตัวรับส่งสัญญาณต่อแพ็คเก็ต (TX)
• ตัวเลือก Preamble Pass-Through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
• ตัวเลือก TX MAC Source Address Insertion
• Frame padding อัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์ บนลิงค์อีเธอร์เน็ต ตัวเลือกการปิดการใช้งาน per-packet ของคุณสมบัตินี้
• ความสามารถในการ Insert ข้อผิดพลาด TX ที่รองรับ Client Invalidation ของอินพุต In-Progress ไปยัง TX อินเตอร์เฟซไคลเอนต์
• ตัวเลือก Deficit Idle Counter (DIC) เพื่อรักษาค่ามาตรฐานต่ำสุดของช่องว่างระหว่างแพ็คเก็ต (IPG) ควบคุมที่ 8 ไบต์, 10 ไบต์ หรือ 12 ไบต์ หรือให้ผู้ใช้เพิ่ม IPG จากอินเตอร์เฟซไคลเอนต์

การตรวจสอบเฟรมและค่าสถิติ:

• การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  
• ตัวเลือก RX Start Frame Delimiter (SFD) ตามข้อกำหนด IEEE
• ตัวเลือก RX Strict Preamble Checking ตามข้อกำหนด IEEE
• การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
• มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
• สถิติที่แม่นยำ
• คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
• ตัวเลือกสัญญาณข้อผิดพลาด: ตรวจจับและรายงานข้อผิดพลาดโลคอล และสร้างข้อผิดพลาดระยะไกล โดยรองรับข้อผิดพลาดลิงค์การเชื่อมโยงทิศทางเดียว ตามที่นิยามในมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ย่อหน้าที่ 66

Flex E:

• ตัวเลือกค่า constant bit rate (CBR) 100GE ด้วย TX และ RX PCS66 scrambler/descrambler

การควบคุมการไหลเวียนข้อมูล:

• ตัวเลือกมาตรฐานอีเธอร์เน็ต IEEE 802.3-2015 ย่อหน้าที่ 31 การควบคุมการไหลของอีเธอร์เน็ตโดยการใช้ pause register หรือ pause interface
  
• ตัวเลือกการควบคุมการไหลแบบ Priority-Based ที่ตรงตามมาตรฐาน IEEE 802.1Q-201 - ข้อ 17: การควบคุมการไหลแบบ Priority-Based
• หยุดการควบคุมการกรองเฟรมชั่วคราว
• ซอฟต์แวร์ที่สามารถเปิดปิดการนำทางการไหลข้อมูล TX MAC โลคอล เพื่อรองรับการตัดการไหลของอินพุตแบบเลือกสรร

Optical Transport Network:

• ตัวเลือก Constant Bit Rate (CBR) 25/50GE พร้อม TX และการเข้ารหัส RX PCS66 Bit และการปิดการ Scrambling
  
• ตัวเลือก 25/50GE CBR พร้อมคุณสมบัติ Full MAC และ PCS 66 บิต

อินเตอร์เฟซระบบผู้ใช้:

• อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  
• อินเตอร์เฟซพาธข้อมูล Avalon-ST เชื่อมต่อ MAC ไปยังลอจิกไคลเอนต์ ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ในรูปแบบ MAC + PCS อินเทอร์เฟซสำหรับรูปแบบ 100GBASE-R4 ขนาด 512 บิต ให้ความมั่นใจได้ถึงอัตราการโอนถ่ายข้อมูลที่แม่นยำ แม้จะมีการจัดตำแหน่ง SOP ของอินเทอร์เฟซของ RX ไคลเอ็นต์ และตัวเลือก Pass-Through แบบ Preamble ของ RX และ TX
• อินเตอร์เฟซพาธข้อมูล MII เชื่อมต่อ PCS ไปยังลอจิกไคลเอนต์ในรูปแบบ PCS เท่านั้น อินเทอร์เฟซสำหรับรูปแบบ 100GBASE- R4 มี 256 บิต
• การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์
• รองรับ Synchronous Ethernet (Sync-E) โดยให้สัญญาณส่งออก Clock Data Recovery (CDR) ไปยัง Fabric ของอุปกรณ์

การดีบั๊กและความสามารถในการทดสอบ:

• ตัวเลือก PMA Loopback แบบอนุกรม (TX ไปยัง RX) ที่ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบการวินิจฉัยตนเอง
  
• ตัวเลือก Parallel Loopback (TX ไปยัง RX) ที่ MAC หรือที่ PCS เพื่อการทดสอบต้วยตนเอง
• ตัวนับข้อผิดพลาด Parity Bit-Interleaved เพื่อตรวจสอบข้อผิดพลาดบิตต่อแเลน PCS
• ตัวนับบล็อกข้อผิดพลาด RX PCS เพื่อตรวจสอบข้อผิดพลาดในและระหว่างเฟรม
• ตัวนับแพ็คเก็ตแบบ malformed และ dropped
• การตรวจจับอัตราข้อผิดพลาดบิตสูง (BER) เพื่อตรวจสอบอัตราข้อผิดพลาดบิตภายในเลน PCS ทั้งหมด
• ตัวเลือกการสร้างรูปแบบการทดสอบและการตรวจสอบของ Scrambled Idle
• คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
• ความสามารถในการแทรกข้อผิดพลาดของ TX รองรับการทดสอบและดีบัก
• ตัวเลือกการเข้าถึง Debug Host Endpoint (ADME) เอฟพีจีเอ Intel® สำหรับการดีบักหรือการตรวจสอบความถูกต้องของสัญญาณ PHY