ข้ามไปที่เนื้อหาหลัก
โลโก้ Intel - กลับไปที่หน้าหลัก

ลงชื่อเข้าใช้

ไม่มีชื่อผู้ใช้ของคุณ
ไม่มีรหัสผ่านของคุณ

ด้วยการลงชื่อเข้าใช้ หมายถึงคุณยอมรับเงื่อนไขการให้บริการของเรา

ลืมชื่อผู้ใช้ของ Intel หรือรหัสผ่าน?

คำถามที่พบบ่อย

คุณทำงานให้ Intel? ลงชื่อเข้าใช้ที่นี่.

ยังไม่มีบัญชี Intel ใช่หรือไม่ ลงทะเบียนที่นี่ สำหรับบัญชีทั่วไป

เครื่องมือของฉัน

เลือกภูมิภาคของคุณ

Asia Pacific

  • Asia Pacific (English)
  • Australia (English)
  • India (English)
  • Indonesia (Bahasa Indonesia)
  • Japan (日本語)
  • Korea (한국어)
  • Mainland China (简体中文)
  • Taiwan (繁體中文)
  • Thailand (ไทย)
  • Vietnam (Tiếng Việt)

Europe

  • France (Français)
  • Germany (Deutsch)
  • Ireland (English)
  • Italy (Italiano)
  • Poland (Polski)
  • Spain (Español)
  • Turkey (Türkçe)
  • United Kingdom (English)

Latin America

  • Argentina (Español)
  • Brazil (Português)
  • Chile (Español)
  • Colombia (Español)
  • Latin America (Español)
  • Mexico (Español)
  • Peru (Español)

Middle East/Africa

  • Israel (עברית)

North America

  • United States (English)
  • Canada (English)
  • Canada (Français)
ลงชื่อเข้าใช้ เพื่อเข้าถึงเนื้อหาที่มีการจำกัดการเข้าถึง

ใช้งานการค้นหาของ Intel.com

คุณสามารถค้นหาสิ่งต่าง ๆ ในเว็บไซต์ Intel.com ทั้งเว็บไซต์ได้หลายวิธี

  • ชื่อแบรนด์: Core i9
  • หมายเลขเอกสาร: 123456
  • ชื่อรหัส: Alder Lake
  • ผู้ให้บริการพิเศษ: “Ice Lake”, Ice AND Lake, Ice OR Lake, Ice*

ลิงค์ด่วน

นอกจากนี้คุณยังสามารถลองลิงค์ด่วนด้านล่างเพื่อดูผลลัพธ์สำหรับการค้นหายอดนิยม

  • ข้อมูลผลิตภัณฑ์
  • การสนับสนุน
  • ไดรเวอร์และซอฟต์แวร์

การค้นหาล่าสุด

ลงชื่อเข้าใช้ เพื่อเข้าถึงเนื้อหาที่มีการจำกัดการเข้าถึง

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

Sign in to access restricted content.
  1. ผลิตภัณฑ์ Intel®
  2. Intel® FPGA, FPGA SoC และ CPLD
  3. ทรัพย์สินทางปัญญา เอฟพีจีเอ Intel®
  4. โปรโตคอลอินเทอร์เฟซ IP Core
  5. เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP

ไม่ขอแนะนำเวอร์ชันของเบราเซอร์ที่คุณกำลังใช้อยู่สำหรับไซต์นี้
โปรดพิจารณาในการอัพเกรดเบราเซอร์เป็นเวอร์ชันล่าสุดด้วยการคลิกลิงค์ใดลิงค์หนึ่งต่อไปนี้

  • Safari
  • Chrome
  • Edge
  • Firefox

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ IP เอฟพีจีเอ Intel® อีเธอร์เน็ต

อุปกรณ์ผลิตเอฟพีจีเอ Intel® Stratix® 10 H-Tile รวมถึงชุดโปรโตคอลที่กำหนดค่าได้ สำหรับอีเธอร์เน็ตที่ตรงตามข้อกำหนดของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3

อ่านคู่มือผู้ใช้ Intel® Stratix® 10 FPGA H-Tile Hard IP สำหรับ Ethernet IP Core ›

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ IP เอฟพีจีเอ Intel® อีเธอร์เน็ต

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ทรัพย์สินทางปัญญา (IP) Intel® ethernet ให้การเข้าถึง Hart IP ที่อัตราการโอนถ่ายข้อมูลอีเธอร์เน็ตที่ 100 gbps คอร์ IP นั้นรวมอยู่ในไลบรารี ip เอฟพีจีเอ Intel® และมีพร้อมใช้งานจากแคตตาล็อก IP ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition คอร์ IP นั้นมีพร้อมกับช่อง Ethernet 100GBASE-R4 สำหรับอัตราการโอนถ่ายข้อมูลอีเธอร์เน็ต คุณสามารถเลือกตัวเลือก media access control (MAC) + physical coding sublayer (PCS) หรือตัวเลือก PCS เท่านั้น

ช่องอีเธอร์เน็ต 100GBASE-R4 รองรับ 25.78125 Gbps 4 ลิงก์ ตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอนั้นตรงตามมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ข้อมูลจำเพาะ CAUI-4 คอร์ IP ปรับตั้งค่าตัวรับส่งสัญญาณเพื่อทำงานตามข้อมูลจำเพาะที่สอดคล้องกับคอร์ IP ที่หลากหลายของคุณ คุณสามารถเชื่อมต่ออินเตอร์เฟซตัวรับส่งสัญญาณโดยตรงไปยังโมดูลออปติคอล physical medium dependent (PMD) ภายนอก หรืออุปกรณ์อื่นๆ

คุณสมบัติ

คอร์ IP ถูกออกแบบตามมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ตามที่ระบุบนเว็บไซต์ IEEE (www.ieee.org) MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง และรองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP ทั้งหมดสำหรับคอร์ IP อีเธอร์เน็ตที่หลากหลายนั้นอยู่ในโหมดฟูลดูเพล็กซ์ คอร์ IP ที่หลากหลายเหล่านี้ให้คุณสมบัติดังต่อไปนี้:

PHY:

  • ลอจิก Hard IP ที่เชื่อมต่ออินเตอร์เฟซอย่างราบรื่นไปยังตัวรับส่งสัญญาณแบบอนุกรม 25.78125 เอฟพีจีเอ Intel® Stratix® 10
  • อินเตอร์เฟซ LAUI หรือ CAUL-4 ประกอบด้วย 2 หรือ 4 เลนตัวรับส่งสัญญาณแบบอนุกรมเอฟพีจีเอ hard ซึ่งดำเนินงานที่ 25.78125 Gbps
  • รองรับลิงก์ LAUI หรือ CAUI-4 ตามการเข้ารหัส 64B/66B โดย data striping และ Alignment Marker เพื่อจัดเรียงข้อมูลจากหลายเลน
  • รองรับ Auto-Negotiation (AN) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 73
  • รองรับ Link Training (LT) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 92 และ 93
  • skew variation tolerance เครื่องรับ (RX) ที่เกินกว่าข้อกำหนดย่อหน้าที่ 80.5 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015

การควบคุมโครงสร้างเฟรม:

  • รองรับแพ็กเก็ตขนาดจัมโบ้
  • RX การตรวจสอบ Cyclic Redundancy Check (CRC) การควบคุมการส่งผ่าน
  • lane skew tolerance ของ RX 1,000 บิต สำหรับ ลิงก์ 100G ซึ่งเกินกว่าข้อกำหนดย่อหน้าที่ 82.2.12 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015
  • การสร้างและการแทรก CRC ของตัวรับส่งสัญญาณต่อแพ็คเก็ต (TX)
  • ตัวเลือก Preamble Pass-Through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
  • ตัวเลือก TX MAC Source Address Insertion
  • Frame padding อัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์ บนลิงค์อีเธอร์เน็ต ตัวเลือกการปิดการใช้งาน per-packet ของคุณสมบัตินี้
  • ความสามารถในการ Insert ข้อผิดพลาด TX ที่รองรับ Client Invalidation ของอินพุต In-Progress ไปยัง TX อินเตอร์เฟซไคลเอนต์
  • ตัวเลือก Deficit Idle Counter (DIC) เพื่อรักษาค่ามาตรฐานต่ำสุดของช่องว่างระหว่างแพ็คเก็ต (IPG) ควบคุมที่ 8 ไบต์, 10 ไบต์ หรือ 12 ไบต์ หรือให้ผู้ใช้เพิ่ม IPG จากอินเตอร์เฟซไคลเอนต์

การตรวจสอบเฟรมและค่าสถิติ:

  • การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  • ตัวเลือก RX Start Frame Delimiter (SFD) ตามข้อกำหนด IEEE
  • ตัวเลือก RX Strict Preamble Checking ตามข้อกำหนด IEEE
  • การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
  • มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
  • สถิติที่แม่นยำ
  • คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
  • ตัวเลือกสัญญาณข้อผิดพลาด: ตรวจจับและรายงานข้อผิดพลาดโลคอล และสร้างข้อผิดพลาดระยะไกล โดยรองรับข้อผิดพลาดลิงค์การเชื่อมโยงทิศทางเดียว ตามที่นิยามในมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ย่อหน้าที่ 66

Flex E:

  • ตัวเลือกค่า constant bit rate (CBR) 100GE ด้วย TX และ RX PCS66 scrambler/descrambler

การควบคุมการไหลเวียนข้อมูล:

  • ตัวเลือกมาตรฐานอีเธอร์เน็ต IEEE 802.3-2015 ย่อหน้าที่ 31 การควบคุมการไหลของอีเธอร์เน็ตโดยการใช้ pause register หรือ pause interface
  • ตัวเลือกการควบคุมการไหลแบบ Priority-Based ที่ตรงตามมาตรฐาน IEEE 802.1Q-201 - ข้อ 17: การควบคุมการไหลแบบ Priority-Based
  • หยุดการควบคุมการกรองเฟรมชั่วคราว
  • ซอฟต์แวร์ที่สามารถเปิดปิดการนำทางการไหลข้อมูล TX MAC โลคอล เพื่อรองรับการตัดการไหลของอินพุตแบบเลือกสรร

Optical Transport Network:

  • ตัวเลือก Constant Bit Rate (CBR) 25/50GE พร้อม TX และการเข้ารหัส RX PCS66 Bit และการปิดการ Scrambling
  • ตัวเลือก 25/50GE CBR พร้อมคุณสมบัติ Full MAC และ PCS 66 บิต

อินเตอร์เฟซระบบผู้ใช้:

  • อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  • อินเตอร์เฟซพาธข้อมูล Avalon-ST เชื่อมต่อ MAC ไปยังลอจิกไคลเอนต์ ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ในรูปแบบ MAC + PCS อินเทอร์เฟซสำหรับรูปแบบ 100GBASE-R4 ขนาด 512 บิต ให้ความมั่นใจได้ถึงอัตราการโอนถ่ายข้อมูลที่แม่นยำ แม้จะมีการจัดตำแหน่ง SOP ของอินเทอร์เฟซของ RX ไคลเอ็นต์ และตัวเลือก Pass-Through แบบ Preamble ของ RX และ TX
  • อินเตอร์เฟซพาธข้อมูล MII เชื่อมต่อ PCS ไปยังลอจิกไคลเอนต์ในรูปแบบ PCS เท่านั้น อินเทอร์เฟซสำหรับรูปแบบ 100GBASE- R4 มี 256 บิต
  • การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์
  • รองรับ Synchronous Ethernet (Sync-E) โดยให้สัญญาณส่งออก Clock Data Recovery (CDR) ไปยัง Fabric ของอุปกรณ์

การดีบั๊กและความสามารถในการทดสอบ:

  • ตัวเลือก PMA Loopback แบบอนุกรม (TX ไปยัง RX) ที่ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบการวินิจฉัยตนเอง
  • ตัวเลือก Parallel Loopback (TX ไปยัง RX) ที่ MAC หรือที่ PCS เพื่อการทดสอบต้วยตนเอง
  • ตัวนับข้อผิดพลาด Parity Bit-Interleaved เพื่อตรวจสอบข้อผิดพลาดบิตต่อแเลน PCS
  • ตัวนับบล็อกข้อผิดพลาด RX PCS เพื่อตรวจสอบข้อผิดพลาดในและระหว่างเฟรม
  • ตัวนับแพ็คเก็ตแบบ malformed และ dropped
  • การตรวจจับอัตราข้อผิดพลาดบิตสูง (BER) เพื่อตรวจสอบอัตราข้อผิดพลาดบิตภายในเลน PCS ทั้งหมด
  • ตัวเลือกการสร้างรูปแบบการทดสอบและการตรวจสอบของ Scrambled Idle
  • คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
  • ความสามารถในการแทรกข้อผิดพลาดของ TX รองรับการทดสอบและดีบัก
  • ตัวเลือกการเข้าถึง Debug Host Endpoint (ADME) เอฟพีจีเอ Intel® สำหรับการดีบักหรือการตรวจสอบความถูกต้องของสัญญาณ PHY

ข้อมูลการสั่ง

รหัสการสั่งซื้อ

IP-ETH-HTILEHIP: Base H-tile Ethernet Hard IP

IP-ETH-HTILEKRCR: สำหรับการเปิดใช้งาน KR/CR

ดูทั้งหมด แสดงน้อยลง

สถานะ IP

สถานะการสั่งซื้อ

การผลิต

รหัสการสั่งซื้อ

เอฟพีจีเอ Intel® Stratix® 10 H-Tile Hard IP สำหรับคอร์ IP เอฟพีจีเอ Intel® อีเธอร์เน็ต

IP-ETH-HTILEHIP

IP-ETH-HTILEKRCR - เพื่อเปิดใช้งาน KR/CR (AN/LT)

ดูทั้งหมด แสดงน้อยลง

ลิงก์ที่เกี่ยวข้อง

เอกสาร

  • คู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 FPGA H-Tile hard IP สำหรับ Ethernet

บอร์ดการพัฒนา

  • ชุดเครื่องมือพัฒนาการตรวจสอบความถูกต้องของสัญญาณเอฟพีจีเอ Intel® Stratix® 10 GX

การสนับสนุนอุปกรณ์

  • เอฟพีจีเอ Intel® Stratix® 10 พร้อมด้วย H-Tiles (เอฟพีจีเอ Intel® Stratix® 10 GX, เอฟพีจีเอ Intel® Stratix® 10 SX, เอฟพีจีเอ Intel® Stratix® 10 MX และเอฟพีจีเอ Intel® Stratix® 10 TX)
  • เอฟพีจีเอ Intel® IP สำหรับศูนย์สนับสนุนอีเธอร์เน็ต

แหล่งข้อมูลเพิ่มเติม

ค้นหา IP Core

ค้นหา Core ทรัพย์สินทางปัญญาของ Intel® FPGA ที่เหมาะกับความต้องการของคุณ

การสนับสนุนด้านเทคนิค

สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน

การประเมินและการซื้อ IP Core

ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของ Intel® FPGA

การออกแบบด้วย IP Core ของ Intel® FPGA

เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของ Intel® FPGA ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับ Intel® FPGA

IP Base Suite

ฟรีสิทธิ์การใช้งาน IP Core ของ Intel FPGA พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Intel® Quartus® Prime รุ่น Standard หรือรุ่น Pro

I-Tested

Intel จะมอบใบรับรองการทดสอบการทำงานร่วมกันหรือ I-Tested ให้กับ IP Core ของสมาชิกเครือข่าย IP Core ของ Intel FPGA หรือ Intel FPGA Design Solutions ที่ผ่านการตรวจสอบ

IP Core ของพาร์ทเนอร์ Intel® FPGA

เรียกดูแคตตาล็อก Core ทรัพย์สินทางปัญญาของพาร์ทเนอร์ Intel® FPGA ใน Intel® Solutions Marketplace

ตัวอย่างการออกแบบ

ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์ Intel® FPGA

การรับรอง IP Core

Intel มุ่งมั่นที่จะมอบ Core ทรัพย์สินทางปัญญาที่ทำงานร่วมกับเครื่องมือ Intel® FPGA หรือข้อกำหนดของอินเทอร์เฟซได้อย่างราบรื่น

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

แสดงเพิ่ม แสดงน้อยลง
เปรียบเทียบผลิตภัณฑ์
  • ข้อมูลบริษัท
  • ความมุ่งมั่นของเรา
  • ความหลากหลายและการไม่แบ่งแยก
  • นักลงทุนสัมพันธ์
  • ติดต่อเรา
  • Newsroom
  • แผนผังเว็บไซต์
  • งาน
  • © Intel Corporation
  • ข้อกำหนดการใช้งาน
  • *เครื่องหมายการค้า
  • คุ้กกี้
  • ความเป็นส่วนตัว
  • ความโปร่งใสของห่วงโซ่อุปทาน
  • อย่าแบ่งปันข้อมูลส่วนตัวของฉัน

เทคโนโลยี Intel อาจต้องใช้การเปิดใช้ฮาร์ดแวร์ ซอฟต์แวร์ หรือบริการ // ไม่มีผลิตภัณฑ์หรือส่วนประกอบใดที่จะปลอดภัยอย่างสมบูรณ์แบบ // ค่าใช้จ่ายและผลลัพธ์ของคุณอาจแตกต่างกันไป // ประสิทธิภาพจะแตกต่างกันไปตามการใช้งาน การกำหนดค่า และปัจจัยอื่นๆ // ดูประกาศและข้อสงวนสิทธิ์ทางกฎหมายแบบสมบูรณ์ของเรา // Intel มุ่งมั่นที่จะให้ความเคารพในสิทธิมนุษยชน และหลีกเลี่ยงการมีส่วนร่วมในการละเมิดสิทธิมนุษยชน ดูหลักการด้านสิทธิมนุษยชนระดับโลกของ Intel ผลิตภัณฑ์และซอฟต์แวร์ Intel ผลิตมาเพื่อใช้เฉพาะในแอปพลิเคชันที่ไม่เป็นเหตุหรือมีส่วนให้เกิดการละเมิดต่อสิทธิมนุษยชนที่ยอมรับในระดับสากล

โลโก้ท้ายหน้าของ Intel